基于PCB模擬設計的良好接地指導原則
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ADC輸出與緩沖寄存器輸入間的串聯電阻（圖4中標示為“R”）有助于將數字瞬態電流降至最低，這些電流可能影響轉換器性能。電阻可將數字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯電阻和緩沖寄存器輸入電容構成的RC網絡用作低通濾波器，以減緩快速邊沿。
典型CMOS柵極與PCB走線和通孔結合在一起，將產生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產生10 mA的動態電流：
驅動10 pF的寄存器輸入電容時，500 Ω串聯電阻可將瞬態輸出電流降至最低，并產生約11 ns的上升和下降時間：
由于TTL寄存器具有較高輸入電容，可明顯增加動態開關電流，因此應避免使用
緩沖寄存器和其他數字電路應接地并去耦至PC板的數字接地層。請注意，模擬與數字接地層間的任何噪聲均可降低轉換器數字接口上的噪聲裕量。由于數字噪聲抗擾度在數百或數千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數字接地層上的噪聲（相對于模擬接地層）超過數百毫伏，則應采取措施減小數字接地層阻抗，以將數字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。
最好提供針對模擬電路和數字電路的獨立電源。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖6所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數字接地層，如圖6所示。如果數字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。
某些情況下，不可能將VD連接到模擬電源。一些高速IC可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數字接口供電，以便與外部邏輯接口。這種情況下，IC的+3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯，以便將引腳連接到+3.3 V數字邏輯電源。
采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位
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