如何同步多個AD9779 DAC
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圖5. 可編程時序裕量和負載信號產生詳情
圖6. SYNC_I、DACCLK和DATACLK的內部時序
圖5更詳細地顯示了圖4中虛線所示的電路。在電路內部，FF5輸入端的信號相互之間必須滿足建立保持要求。FF5輸入端的無效時序可能導致REFCLK與數字輸入數據之間的同步丟失。此點的時序故障通常表現為DAC輸出噪底的提高。對于DACCLK和SYNC_I輸入，FF5輸入端的時序要求變為建立保持要求。
改變同步輸入延遲可以有效移動REFCLK/SYNC_I的有效時序窗口。在實際應用中，對于給定的同步輸入延遲，將產生一個具有給定寬度的有效REFCLK/SYNC_I時序窗口。如果時序裕量按1遞增，可以將時序裕量值設置為SYNC IRQ的設置值。將時序裕量設置為此值時，事實上是將SYNC IRQ設置為0裕量。SYNC IRQ不區別建立和保持違規引起的時序誤差。然而，根據設計，當可編程時序裕量超過建立和保持裕量二者中的較小者時，SYNC IRQ置1.用戶可以通過提高寄存器0x06位[3:0]的值來提高時序裕量。對于0裕量，如果存在任何偏向敏感(建立或保持)特性的漂移，則SYNC IRQ置1.
事實上，DACCLK會對邊沿檢測器的輸出進行采樣。邊沿檢測器的輸出是一個邏輯高電平寬度等于一個DACCLK周期的單脈沖。為使負載信號有效，邊沿檢測器的輸出在圍繞內部DACCLK信號上升沿的給定時序窗口內必須保持穩定(高電平或低電平)。
假設可編程時序裕量設為0,并且FF5輸入端的時序有效，則FF3和FF4的Q輸出相同，SYNC IRQ處于復位狀態。在同樣的條件下，如果FF5輸入端的時序無效，則FF3和FF4的輸出不同，SYNC IRQ置1.如果FF5輸入端存在有效的時序條件，則必須將可編程時序裕量設置為大于0的值才能確定時序裕量。
設計一個在主/從同步配置下使用AD9779的系統時，推薦的程序是在SYNC IRQ置1前找出SYNC_O_DELAY的值(在該值時，可編程時序裕量可以設置為最大可能的值)，這代表最佳的時序和最大的時序裕量。然后，用戶可以降低可編程時序裕量的值。可編程時序裕量的降幅代表SYNC IRQ對漂移的敏感度。
在AD9779可以接收的高DACCLK頻率時，DACCLK和SYNC_I的有效時序窗口可能占DACCLK周期相當大的一部分。然而，在較低的DACCLK頻率時，可編程時序裕量的范圍可能不會讓用戶有機會找到無效的時序窗口。這種情況下，用戶可以確信：在正常漂移下，AD9779不會隨溫度漂移到無效時序狀況中。
為確保同步，SYNC_I的最大速率為DATACLK/2,其中DATACLK是AD9779的輸入數據速率(不是DACCLK)。圖6給出了應用SYNC_I的兩個可能示例。在這兩個例子中，AD9779均處于4×插值模式，SYNC_I以DACCLK/8的速度運行。因此，4×線也是DATACLK輸出信號。在圖6 (a)中，DACCLK偏移值設為00000.在內部SYNC_I延遲(a)信號的上升沿，DACCLK上升沿使所有DATACLK輸出位復位到0.注意，為在時間(X)設置4×線，SYNC_I延遲必須發生在相對于DACCLK的窗口(Y)。如果SYNC_I延遲(a)的發生時間略微提前或落后于此窗口，4×線的上升沿將提前或滯后一個DACCLK周期。
注意，當DACCLK偏移值為00000時，應用SYNC_I延遲(a)與4×線的上升沿之間存在一個DACCLK周期的延遲。
在圖6 (b)中，DACCLK偏移值在時間(Z)設為00010.因此，8×、4×和2×設為010(與DACCLK偏移位一致)。4×線(DATACLK輸出)的下一個上升沿出現在3個DACCLK周期之后。
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