基于DM6446中的高清數字視頻顯示接口設計方案（二）

3 VENC及OSD配置

　　3.1 VENC配置

　　當VENC工作在標準模式（Standard Mode）下時，只能夠輸出標準的PAL/NTSC同步時序，在此模式下輸出的畫面分辨率最大只有720×576，這在許多場合已經不能滿足使用需求。其實VENC 本身能夠支持的畫面分辨率遠不止于此，只是若要輸出大分辨率的畫面，就必須自己編程產生視頻同步控制時序，也即讓VENC工作于非標準模式（Non- standard Mode）［6-8］。

　　VENC主要由3大塊組成：模擬視頻編碼模塊（數模轉換DACs）、數字視頻輸出模塊（數字LCD 控制器）以及時序發生器（Timing Generator）。其中，模擬視頻編碼模塊只能工作于標準模式下，因此，在配置輸出非標準模式下的數字畫面時，應該禁用DAC.對于數字LCD 控制器部分的編程，主要是設置輸出圖像數據的格式（并行24 位RGB888）以及配置輸出LCD_OE（數據輸出使能）指示信號。而對時序發生器的編程配置，則是輸出高分辨率數字畫面的關鍵所在，整個VPSS的時鐘分布控制結構如圖3所示。

　　根據VESA DMT標準，顯示1 080P畫面所需像素時鐘為148.5 MHz.從圖3 可以看到，VPSS 的時鐘共有4個來源可以選擇：其中MXI為芯片主要輸入時鐘，其頻率僅有24 MHz，不能滿足要求；PCLK是由外部輸入的視頻采集時鐘，在這里也不適用；VPBECLK是專門的輔助時鐘輸入，而PLL2_divider1是內部倍頻時鐘，這兩者經過配置都可以在高清數字視頻顯示接口設計中使用。在這里，主要是采用PLL2_divider1時鐘。

　　通過配置鎖相環PLL2 控制器的PLLM=21，DIVID-ER1=3，便可以得到148.5 MHz的像素時鐘。通過寄存器VPBE_PCR.VENC_DIV 位可以選擇VENC_CLK 是否為VPSS_CLK 的一半，當VENC_DIV=1（ 需要VPSS_CLKCTL.DACCLKEN=1）時，輸入時鐘將被2 分頻，VENC_CLK 變成74.25 MHz，這正好是顯示720P 畫面所需的像素時鐘。而且，148.5 MHz的像素時鐘也能夠同時支持WUXGA 畫面的顯示。相同的時鐘輸入能夠同時滿足多種高清分辨率圖像的顯示要求，這就為不同顯示分辨率間的切換提供了編程上的便利性。

　　輸出給TFP410 的像素時鐘VCLK，以VENC_CLK為基準，可以通過時鐘樣式寄存器VENC_DCLKPTNn以及VENC_DCLKPTNnA（n=0~3）自定義自己的輸出波形和周期，可配置的波形周期為64位。從圖3中可以看到，整條VCLK 輸出鏈路還受內部使能位VCLKE、極性控制位VCLKP、以及輸出管腳三態控制VCLKZ的層層控制。要輸出時鐘，則必須正確配置所有的控制位。在這里，通過配置，使得輸出時鐘VCLK 與內部VENC_CLK 相等，時鐘的流向如圖3 中的加粗黑實線所示。

　　經過DCLK 的配置，已經能夠得到顯示720P，1 080P、WUXGA 畫面所需的74.25 MHz 及148.5 MHz的像素時鐘VCLK.VENC在VCLK 的上升沿輸出圖像數據，不過由于實際傳輸的數據有些是用于視頻消隱的，必須有相關信號來指示有效視頻數據的范圍，這就是視頻同步時序信號。視頻同步主要有行同步（HSYNC）和場同步（VSYNC），具體定義可以參見相關文檔［3］。最后，依據VESA DMT標準和實測結果，得到的整個VENC相關寄存器配置情況如表1所示。

　　表1主要給了在只提供148.5 MHz像素時鐘情況下，要實現720P，1 080P和WUXGA 分辨率畫面顯示，VENC所必須配置的寄存器的值。按照表中的參數進行設置后，輸出時鐘VCLK、編碼時鐘VENC_CLK以及窗口時鐘OSD_CLK三者相等。VPBE_PCR可用于配置時鐘頻率在74.25 MHz和148.5 MHz之間切換，以滿足在720P和1 080P（或WUXGA）顯示分辨率下系統對編碼時鐘的需求。

3.2 OSD配置

　　經過VENC的配置，系統已