雙倍數據速率（DDR）內存簡介

了解雙數據速率（DDR）存儲器的關鍵概念和圍繞這一數字通信技術的應用，其中兩個數據字在一個時鐘周期內傳輸。

串行數據傳輸比并行數據傳輸具有重要優勢，并且在許多系統中，這些優勢足夠顯著，足以證明添加串行化和反串行化并行數據的電路是合理的，從而可以將其作為串行數據傳輸。然而，計算機存儲器是并行數據傳輸仍然普遍存在的一個應用領域。由于它們可以同時讀取和寫入許多數字信號，并行接口速度很快，設計師們一直在尋找使其更快的方法。

一種用于實現數據傳輸速率的大幅提高的古老但仍然相關的技術被稱為雙泵浦，而這一特性正是將存儲器系統轉變為雙數據速率（DDR）存儲器系統的原因?！皢伪谩贝鎯ο到y采用了歷史悠久的策略，將數據從一個IC同步移動到另一個IC。基本上，邏輯信號每時鐘周期改變一次，并且由接收器在時鐘的上升沿或下降沿上采樣。在這個方案中，字被傳輸的速率不能超過時鐘頻率。

例如，如果您的時鐘運行在133 MHz，則（理想情況下）每秒可以傳輸1.33億個單詞。請注意，比特傳輸速率取決于系統架構，因為不同的計算系統使用不同的字長——8比特、16比特等。雙泵浦系統可以在133 MHz時鐘下實現266 MT/s（每秒數百萬次傳輸）。

在本文中，我們將了解單數據速率接口和雙數據速率接口之間的差異，我們使用DDR的原因及其應用程序。

SDR與DDR：單數據速率和雙數據速率接口

下圖1所示的時序圖是單個數據速率存儲器接口的一個示例。

單個數據速率存儲器接口的示例。

圖1。單個數據速率存儲器接口的示例。圖片[修改]由德州儀器提供

首先，使用EM_BA信號來選擇存儲器組，并且通過EM_A信號來建立行地址和列地址。在EM_D引腳上輸出數據字D1、D2、D3和D4。注意一個數據字如何占據EM_CLK信號的整個周期。

我們將看到的下一個時序圖（圖2）描述了一個雙數據速率接口。

雙數據速率接口的示例。

圖2:雙數據速率接口的示例。圖片由美光提供

“DQ”線表示數據信號，陰影區域之間的未陰影X形區域表示從一個字到下一個字的轉換。你可以看到，每個單詞只需要半個完整的時鐘周期。請記住，此芯片使用差分時鐘，這就是時序圖具有CK信號和互補CK#信號的原因。

動機：為什么數據速率加倍？

你可能會想，當工程師們本可以將時鐘頻率提高兩倍時，他們為什么要麻煩地為DDR信號創建新的邏輯。這一決定的主要解釋包含在兩個詞中，這兩個詞代表了無數小時的高速研發：信號完整性。

高頻信號——相對于給定技術時代或應用場景的限制來理解“高頻”——是電路板設計師非常震驚的來源。這些信號：

由于信道帶寬有限而導致更多色散

需要更多的功耗

更容易受到電容耦合和反射的影響，

從任何PCB上的各種非故意天線更有效地輻射

使用測試設備對它們進行表征和故障排除也更加困難。例如，示波器的模擬和數字帶寬有限，隨著頻率的增加，它會在波形中引入更多失真。

因此，在嘗試實現更高的時鐘速率之前，從現有時鐘速率中提取盡可能多的吞吐量是有意義的。通過從單個數據速率接口轉移到DDR接口，設計者可以在不改變系統最大信號頻率的情況下顯著提高數據傳輸速率。所有這一切都可以實現，即使數據信號的最大頻率已經增加了2倍——這個新的數據頻率不高于先前的時鐘頻率。

DDR內存應用程序

雙泵浦是一種通用功能，已在各種并行數據傳輸接口中使用。甚至高速數據轉換器也采用了這種技術。例如，在圖3所示的模數轉換器（ADC）時序圖中，一個樣本在一個完整時鐘周期所需的時間內被數字化，但數字輸出使用DDR時序，因為兩個數據位被復用到每個輸出上。

示例ADC時序圖，其中所示的所有信號都是差分信號。

圖3。示例ADC時序圖，其中所示的所有信號都是差分信號。模擬/線性技術提供的圖像

然而，DDR并行傳輸仍然與計算系統中使用的SDRAM（同步動態隨機存取存儲器）密切相關。幾十年來，工程師們一直在努力提高計算機移動和處理數字數據的速度，DDR信號使他們的吞吐量翻倍，同時保持當時可行的最大時鐘頻率。

1998年發布的第一代DDR SDRAM支持高達200 MHz的時鐘頻率和高達400 MT/s的相應傳輸速率。然后是DDR2、DDR3、DDR4，最后是我們目前使用的DDR5。DDR5的最大傳輸速率超過7 GT/s。