實驗18：秒表計數器

• （1）熟悉和掌握FPGA開發流程和Lattice Diamond軟件使用方法；
• （2）通過實驗理解和掌握計數器原理；
• （3）掌握用Verilog HDL數據流和行為級描述寄存器單元的方法。

設計簡單秒表(60進制），并要求帶啟動、復位、暫停功能。

如下所示，秒表（60進制）即顯示從00到59循環跳轉計數。并且通過開關設置，達到復位至00，任意時刻暫停和啟動的功能。我們通過將開發板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實現秒鐘的效果。將clk_1s的上升沿作為觸發信號計時。通過開發板上的按鍵開關置零，實現復位功能。通過撥碼開關置1或0，實現暫停和啟動的功能。

秒表計數器程序清單counter60.v

 module counter60 
(input wire clk,rst,           //時鐘和復位輸入
input wire key,				  //啟動暫停按鍵
output wire [8:0] segment_led_1,segment_led_2    	  //數碼管輸出
); 
wire	clk1h;			//1秒時鐘
reg	[7:0] cnt;			//計時計數器
reg		flag;			//啟動暫停標志 
divide #				//例化分頻器產生1秒時鐘信號
(
.WIDTH(24),
.N(12_000_000)
) u1
(
.clk(clk),
.rst_n(rst),
.clkout(clk1h)
);
always @(posedge clk)		//產生標志信號
	if(!rst)
		flag = 1'b0;
	else if(!key)
		flag = ~flag;
	else
		flag = flag;always @(posedge clk1h )        //產生60進制計數器
	begin	//數碼管顯示要按照十進制的方式顯示
		if(!rst)
			cnt <= 8'h00;		//復位初值顯示00
		else if(flag)
			begin
				if(cnt[3:0] == 4'd9)	//個位滿九？
					begin
						cnt[3:0] <= 4'd0;	//個位清零
						if(cnt[7:4] == 4'd5 )	//十位滿五？
							cnt[7:4] <= 4'd0;	//個位清零
						else
							cnt[7:4] <= cnt[7:4] + 1'b1;	//十位加一
					end
				else cnt[3:0] <= cnt[3:0] + 1'b1;	//個位加一
			end
		else
			cnt <= cnt;
	end
	segment u2
	(
	.seg_data_1		(cnt[7:4]),  //seg_data input
	.seg_data_2		(cnt[3:0]),  //seg_data input
	.segment_led_1	(segment_led_1),  //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
	.segment_led_2	(segment_led_2)   //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
	);
	endmodule

其中例化的模塊還包括分頻模塊程序divide.v和數碼管segment.v

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 根據邏輯綜合并分配管腳，在本實驗中引腳分配如下：clkin —C1,rstnin—L14,key1—M13,[8:0] segmentled1 — A10~C9,[8:0] segmentled2 —C12~A12
4. 構建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 觀察輸出結果。

開發板上的兩個顯示數碼管從00至59循環累加。當按鍵開關L14按下時，計數器復位。在計數過程中，按一次M13計數暫停，再按一次M13正常計數。我們可以通過暫停清零啟動的過程達到秒表計數功能。