ADC/DAC IC上的集成強化型DSP改進寬帶多通道系統

因此，為改進幅度對齊和幅度平坦度，根據每個通道相對于增益平坦Rx0的復值誤差響應設計實值96抽頭任意幅度和相位pFIR。應注意，pFIR設計算法更注重較窄目標I/Q波段的誤差響應。但是，完整的pFIR設計覆蓋更廣的全速率ADC奈奎斯特區，強制處于250 MHz子帶以外的區域使用統一的通帶響應。因此，本文中，集中在接收NCO頻率(1.3 GHz)的250 MHz子帶對pFIR設計而言比奈奎斯特區的剩余頻率更重要。這些pFIR采用MATLAB中DSP System Toolbox的濾波器設計功能，但同樣的算法也可用到現場系統的強化型數字電路中。圖7顯示了本文實例所用16個接收通道中兩個通道的96抽頭pFIR濾波器。剩下來的14個接收通道的pFIR設計相似。圖8顯示了針對子陣列中所有16個接收通道設計在全奈奎斯特區的pFIR幅度和相位響應。

必須注意，pFIR設計算法通常使用介于0到1之間的連續值系數空間。但是，硬件要求量化這些持續值系數，且必須位于系統可用的特定位寬內。系統為pFIR系數空間采用不同的位寬，這樣一來，一些系數是16位，一些是12位，還有一些只有6位。此外，12位系數必須在16位系數的旁邊。如圖7中的系數值所示，只有更大值的系數需要16位，更小值的系數只需要6位。但是，只要對理想的濾波器系數進行量化，都要引入量化誤差，應注意最小化本文中的這種量化誤差，設計的系數仍需擬合可用的系數空間。

量化完成后，借助數字化儀IC應用程序編程接口(API)功能，將pFIR系數載入每個通道。本文通過API使用串行外設接口(SPI)通信來修改每個通道的系數。但如果有必要，也可以使用專用的通用輸入/輸出接口(GPIO)信號在不同系數庫間進行更快切換。

圖7 單獨96抽頭pFIR旨在提供子陣列內的增益平坦和幅度對齊

圖8 針對所有接收通道設計的pFIR頻率響應顯示了每個通道應用的校準響應

圖9 為每個接收通道部署pFIR改進了相對于Rx0的幅度均衡和幅度平坦度

最后，獲得后續接收數據采集，同時啟用pFIR來分析pFIR設計的有效性。圖9頂部顯示了啟用pFIR前的結果。應注意，在幅度均衡步驟前，16個接收通道在感興趣的頻率范圍內有不同的幅度和相位。還應注意，八個接收通道的幅度平坦度響應與另外八個的不同。但在為每個接收通道設計和啟用pFIR后，如圖9最下方所示，所有接收通道的幅度在名義上實現了I/Q帶寬內的幅度均衡、幅度平坦以及相位對齊。幅度和相位均衡還可以通過更精細的pFIR設計實現改進，但這超出了本文的范圍。

數字化元件資源消耗與FPGA資源消耗

如上所述，片上強化型pFIR在抽取階段前就存在于ADC數據通路中。正如演示的，這些pFIR為用戶提供了重要的應用靈活性，但由于這個功能被卸載到數字化IC本身，因此它還使開發人員能夠大大減少FPGA資源。問題就變成：為什么要在數字化IC上而不是在FPGA的硬件描述語言(HDL)結構中使用強化型pFIR？這可以從幾個方面來回答：資源減少、設計復雜性和功耗。

無論關注的領域是什么，資源減少向來都是一個重要的話題。數字化IC已經創建并安裝了強化型pFIR模塊。在FPGA中，可以從DSP分片上建立FIR濾波器，這些DSP分片包含特定的FPGA構造元件，意在提供DSP功能。FPGA DSP分片不同于傳統的邏輯門，比如觸發器，它會單獨計入FPGA資源利用率。要確定pFIR應用于數字化IC還是FPGA，FPGA的利用率——特別是DSP分片的利用率——變得至為重要。為了作對比，所選的VCU118平臺包含一個由6840個DSP分片組成的XCVU9P Virtex? Ultrascale+^? Xilinx^? FPGA。雖然DSP分片的數量已經相當可觀，但在確定結構中到底要放置多少個濾波器時，還必須考慮通道的數量。

為此，必須知道濾波器所需的輸入采樣速率。表1顯示了在FPGA上合成一個FIR設計時所需的估計資源數量，針對的是能映射潛在數字化IC數據通道配置的幾個應用場景。這些為每個濾波器估計的資源來自Xilinx LogiCORE? IP FIR Compiler 7.2模塊摘要。為了查看這個概要，向Xilinx Vivado? Design Suite 2018.2創建的簡化MicroBlaze^?設計添加了濾波器，如圖10所示。250 MSPS和1 GSPS速率的情況是FIR將使用從變頻器抽取的數據來運行，而4 GSPS的情況則是假設數據直接來自變頻器的未抽樣輸入。每個FIR濾波器的運行速度為250 MHz，以便模擬FIR濾波器在基帶數據通道中的運行速度，并且包含96個16位可重載系數。

鑒于XCVU9P FPGA的利用率，很顯然必須要用一個更大的FPGA，比如XCVU13P（包含12,288個DSP分片），來包含所有需要的濾波器。對于4 GSPS FIR濾波器這種情況，需要至少兩個XCVU13P設備來分擔所有濾波器的資源負載，這相應地減少了設計成本。相比之下，上文提到的用于強化型DSP pFIR部署的全部16個通道需要的所有濾波器全部包含在數字化IC本身中，目的是為了降低系統設計方法的復雜性。

表1 提高FIR采樣速率導致FPGA資源利用率超出現有能力，顯著增加了系統功耗

圖10 具有一個FIR濾波器的MicroBlaze設計在FPGA中啟用以確定資源利用率

FPGA中FIR的另一個主要問題是設計的復雜性，這與DSP分片資源利用率高有關。考慮如何構建濾波器。在硅片上，濾波器的設計被固定在芯片的單個位置，但系數和權重可以通過數字方式改變，從而實現一個相對靜態的執行。在FPGA結構中，FIR濾波器設計規定了那些DSP分片在芯片不同區域的布線。這意味著隨著濾波器的增加或變動，會消耗FPGA更多的區域，DSP分片之間的布線連接也變得越來越具有挑戰性。其次，擴展FIR濾波器設計可能會影響FPGA設計其余部分的布線，這會使時序關鍵布線變得很難，雖然在某些情況下并非不可能。

數字化元件功耗與FPGA功耗

行業總體趨勢是提高變頻器的采樣速率和多通道集成，這往往要求系統架構師在整體設計中實施DSP模塊時能分析系統功耗。過去這些DSP模塊通過可編程邏輯來實施，如FPGA中可看到的。但是，在FPGA內實施可配置模塊通常會產生過多的整體系統功耗。

為了嘗試直接比較兩個系統，我們為VCU118創建了幾個簡單的參考設計，目的是為了確定基于FPGA的濾波器方法在實際場景中功耗的相對差異。之所以選擇VCU118，因為當時它在Xilinx直接提供和支持的評估系統中擁有最多的DSP。基于VCU118，針對每個FIR輸入采樣速率創建了兩個Vivado項目：一個有濾波器，一個沒有。對于250 MHz和1 GHz這兩種情況，在設計中插入了八個FIR濾波器，如圖10所示。在4 GHz情況中，由于資源利用率高，設計中只插入了兩個FIR濾波器。每個濾波器使用輸出Xilinx LogiCORE DDS Compiler 6.0模塊饋送，以便確保使用的是有效數據。另外必須注意，在合成后要檢查RTL，以便驗證設計中保留了濾波器，確保它們沒有被優化掉。在針對每個采樣速率的第二個設計中，濾波器被移除，但所有其他IP模塊保留。

實施后啟動設計，采用電流測量創建一個相對功率偏差，以便隔離濾波器所需的額外功率。濾波器的電流消耗見表2每個濾波器的測量功率一欄。再通過設計中為數量有限的濾波器（八個濾波器用于250 MHz和1 GHz，以及兩個濾波器用于4 GHz）采集的數據推算出所有濾波器的總功耗。這個偏差是對比的基本單位，用于擴展到VCU118無法實施，但數字化儀IC可以實施的不同配置。作者認為，這對FPGA來說相對公平或可能有利，因為一個實際系統的功耗不可能會線性擴展。最后，將結果與Xilinx功耗估計器(XPE)工具為各種濾波器生成的功耗估值進行對比3。功耗估值遠遠高于推測的結果，但這也說明利用率提高造成的功耗是非線性增長的。

為了比較FPGA中FIR和數字化儀IC中的強化型pFIR的功耗，我們將簡單的濾波器設計測量的結果與多通道系統的實際電流消耗進行了比較，多通道系統使用數字化儀IC上的強化型pFIR DSP模塊。包括所有前端網絡和時鐘電路在內，使用未啟用強化型pFIR的數字化儀IC平臺的總系統功耗大約為98.40 W。如果所有16個強化型pFIR都啟用，使用數字化儀IC平臺的總系統功耗大約是104.88 W。因此，在多通道平臺使用強化型pFIR導致的功耗偏差總共約為6.48 W，包括了數字化儀IC系統上的所有16個接收通道。強化型pFIR直接接收來自ADC的數據，其運行速度必須為當前一代的ADC采樣速率(4 GSPS)。

表2 提高FIR采樣速率會導致系統功耗增加

圖11 數字化儀IC中的強化型DSP模塊改善了系統級功耗

但將這種功耗與假設有16個4 GSPS FPGA FIR的功耗作對比有點不切實際，因為對單個Virtex Ultrascale+系列FPGA而言，其資源利用率不可能很高。因此，將250 MSPS速率的FPGA FIR與強化型4 GSPS pFIR作對比，表2和圖11顯示了32個FPGA FIR（16個I FIR和16個Q FIR）的功耗是2.40 W。FPGA中的濾波器的運行速度比強化型數字化儀IC DSP模塊中的慢16倍多，但FPGA的功耗仍是強化型數字化儀IC功耗的0.37倍。將32個1 GSPS FPGA FIR與強化型4 GSPS pFIR相比，FPGA FIR的功耗約為7.04 W（其功耗要比強化型pFIR的高得多），運行速度則比強化型pFIR的慢4倍。將16個4 GSPS FPGA FIR與16個強化型4 GSPS pFIR作比較，FPGA的功耗是這個系統配置的2倍。總之，圖11表明數字化儀IC中強化型pFIR的功耗要低于相應的FPGA FIR濾波器的。此外，強化型pFIR降低了FPGA DSP片的利用率，這也降低了設計的復雜性和總功耗。利用更高速率的濾波器拓寬了250 MSPS濾波器數據速率不可能降低時的寬帶應用場景。

最后要考慮的一個因素是在過度依賴FPGA資源的設備中（如數字化儀IC AD9081）利用強化型DSP的可擴展性。在許多應用中使用16個通道，也許只是最終系統的一個小子陣列。對許多利用強化型DSP（如AD9081中）的系統集成商而言，與通過增加FPGA資源拓展后端處理相比，可以得到更靈活的規模級解決方案以及更簡單的信號鏈。關于這個爭論，作者主要考慮了擁有中央處理模型的系統，其中所有數據最終必須聚集到單個FPGA中。在這種情況下，隨著通道規模的擴大，向更多的數據變頻器增加內置濾波功能就需要更多的SERDES線路，從架構方面看，管理很簡單，因為并不需要更多FPGA資源。沒有這些強化型DSP功能，系統集成商就需要連接多個FPGA，以便針對同樣的應用獲得必要的資源，情況會非常復雜。

結論

本文介紹了一個在單片數字化元件IC中整合DSP模塊的系統，并用具體的例子證明了這些數字化模塊可以提供相控陣、雷達、衛星通信和電子戰應用所需的多通道幅度和相位均衡。一種采用pFIR數字濾波器和DUC/DDC NCO相位偏移的方法表明，無需將這些DSP模塊整合到FPGA中，也可實現多通道寬帶均衡。用來進行這種驗證的系統見圖12，稱為Quad-MxFE Platform4 ，可從ADI公司購買。明確來講，AD9081 MxFE IC已經成為子陣列設計的主干。Example HDL、MATLAB腳本和用戶證明文件可在ADQUADMXFE1EBZ產品維基頁面(ADI公司2020)上查看。16發射/16接收校準板(ADQUADMXFE-CAL)也已開售。儀器儀表和5G市場也許會對這些技術在子陣列測試和測量或基站開發方面的運用感興趣。

圖12 Quad-MxFE平臺可從ADI公司購買

參考資料

1 Michael Jones、Michael Hennerich和Peter Delos。“使用集成寬帶DAC和ADC的多芯片同步特性確定上電相位。”ADI公司，2021年1月。

2 混合信號和DSP設計技巧，數字濾波器。ADI公司

3 Xilinx Power Estimator工具。Xilinx.

4 Peter Delos、Charles Frick和Michael Jones。“多通道RF到數據開發平臺助力相控陣原型開發。”ADI公司，2020年7月。

Quad-MxFE Prototyping Platform用戶指南。ADI公司

作者簡介

Mike Jones是ADI公司航空航天和防務部的首席電氣設計工程師，在美國北卡羅來納州格林斯博羅工作。他于2016年加入ADI公司。從2007年到2016年，他在北卡羅來納州威爾明頓的通用電氣公司工作，擔任微波光子學設計工程師，致力于研發核工業微波和光學解決方案。他于2004年獲得北卡羅來納州立大學電氣工程學士學位和計算機工程學士學位，2006年獲得北卡羅來納州立大學電氣工程碩士學位。聯系方式：michael.jones@analog.com。

Travis Collins擁有伍斯特理工學院電氣和計算機工程博士學位和碩士學位。他的研究側重于小型蜂窩參考建模、相控陣測向和軟件定義無線電的高性能計算。他目前就職于ADI公司的系統開發部，主要負責通信、雷達和通用信號處理應用。聯系方式：travis.collins@analog.com。

Charles (Chas) Frick是ADI公司航空航天和防務部的系統應用工程師，在美國北卡羅萊納州格林斯博羅工作。加入ADI公司之前，Chas于2016年獲得伍斯特理工學院機器人和電氣工程兩個學士學位。自2016年加入ADI公司以來，他一直從事PCB設計、嵌入式C語言代碼、MATLAB GUI、Python?測試自動化和版本控制系統工作。在工作之余，Chas喜歡前往攀巖館、溜冰場或參加FIRST?機器人活動。聯系方式：charles.frick@analog.com。