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        Verilog的語言要素有哪些?

        作者: 時間:2018-08-03 來源:網絡 收藏

        本文引用地址:http://www.104case.com/article/201808/385258.htm

        `timescale 10ns/1ns

        那么5.22對應52ns, 6.17對應62ns。

        在編譯過程中,`timescale指令影響這一編譯器指令后面所有模塊中的時延值,直至遇到另一個`timescale指令或`resetall指令。當一個設計中的多個模塊帶有自身的`timescale編譯指令時將發生什么?在這種情況下,模擬器總是定位在所有模塊的最小時延精度上,并且所有時延都相應地換算為最小時延精度。例如,

        `timescale 1ns/ 100ps

        module AndFunc (Z, A, B);

        output Z;

        input A, B;

        and # (5.22, 6.17 ) Al (Z, A, B);

        endmodule

        `timescale 10ns/ 1ns

        module TB;

        reg PutA, PutB;

        wire GetO;

        initial

        begin

        PutA = 0;

        PutB = 0;

        #5.21 PutB = 1;

        #10.4 PutA = 1;

        #15 PutB = 0;

        end

        AndFunc AF1(GetO, PutA, PutB);

        endmodule

        在這個例子中,每個模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應用于時延。因此,在第一個模塊中,5.22對應5.2 ns, 6.17對應6.2 ns; 在第二個模塊中5.21對應52 ns, 10.4對應104 ns, 15對應150 ns。如果仿真模塊TB,設計中的所有模塊最小時間精度為100 ps。因此,所有延遲(特別是模塊TB中的延遲)將換算成精度為100 ps。延遲52 ns現在對應520*100 ps,104對應1040*100 ps,150對應1500*100 ps。更重要的是,仿真使用100 ps為時間精度。如果仿真模塊AndFunc,由于模塊TB不是模塊AddFunc的子模塊,模塊TB中的`timescale程序指令將不再有效。

        3.5.7 `unconnected_drive和`nounconnected_drive

        在模塊實例化中,出現在這兩個編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態或者為反偏電路狀態。

        `unconnected_drive pull1

        . . .

        /*在這兩個程序指令間的所有未連接的輸入端口為正偏電路狀態(連接到高電平)*/

        `nounconnected_drive

        `unconnected_drive pull0

        . . .

        /*在這兩個程序指令間的所有未連接的輸入端口為反偏電路狀態(連接到低電平)*/

        `nounconnected_drive

        3.5.8 `celldefine 和 `endcelldefine

        這兩個程序指令用于將模塊標記為單元模塊。它們表示包含模塊定義,如下例所示。

        `celldefine

        module FD1S3AX (D, CK, Z) ;

        . . .

        endmodule

        `endcelldefine

        某些PLI例程使用單元模塊。

        3.6 值集合

        HDL有下列四種基本的值:

        1) 0:邏輯0或“假”

        2) 1:邏輯1或“真”

        3) x:未知

        4) z:高阻

        注意這四種值的解釋都內置于語言中。如一個為z的值總是意味著高阻抗,一個為0的值通常是指邏輯0。

        在門的輸入或一個表達式中的為“z”的值通常解釋成“x”。此外,x值和z值都是不分大小寫的,也就是說,值0x1z與值0X1Z相同。 HDL中的常量是由以上這四類基本值組成的。

        HDL中有三類常量:

        1) 整型

        2) 實數型

        3) 字符串型

        下劃線符號(_)可以隨意用在整數或實數中,它們就數量本身沒有意義。它們能用來提高易讀性;唯一的限制是下劃線符號不能用作為首字符。

        3.6.1 整型數

        整型數可以按如下兩種方式書寫:

        1) 簡單的十進制數格式

        2) 基數格式

        1. 簡單的十進制格式

        這種形式的整數定義為帶有一個可選的 “+”(一元)或 “-”(一元)操作符的數字序列。下面是這種簡易十進制形式整數的例子。

        32 十進制數32

        -15 十進制數-15

        這種形式的整數值代表一個有符號的數。負數可使用兩種補碼形式表示。因此32在5位的二進制形式中為10000,在6位二進制形式中為110001;-15在5位二進制形式中為10001,在6位二進制形式中為110001。

        2. 基數表示法

        這種形式的整數格式為:

        [size ] 'base value

        size 定義以位計的常量的位長;base為o或O(表示八進制),b或B(表示二進制),d或D(表示十進制),h或H(表示十六進制)之一;value是基于base的值的數字序列。值x和z以及十六進制中的a到f不區分大小寫。

        下面是一些具體實例:

        5'O37 5位八進制數

        4'D2 4位十進制數

        4'B1x_01 4位二進制數

        7'Hx 7位x(擴展的x), 即xxxxxxx

        4'hZ 4位z(擴展的z) , 即zzzz

        4'd-4 非法:數值不能為負

        8'h 2 A 在位長和字符之間,以及基數和數值之間允許出現空格

        3'b001 非法: ` 和基數b之間不允許出現空格

        (2+3)'b10 非法:位長不能夠為表達式

        注意,x(或z)在十六進制值中代表4位x(或z),在八進制中代表3位x(或z),在二進制中代表1位x(或z)。

        基數格式計數形式的數通常為無符號數。這種形式的整型數的長度定義是可選的。如果沒有定義一個整數型的長度,數的長度為相應值中定義的位數。下面是兩個例子:

        'o721 9位八進制數

        'hAF 8位十六進制數

        如果定義的長度比為常量指定的長度長,通常在左邊填0補位。但是如果數最左邊一位為x或z,就相應地用x或z在左邊補位。例如:

        10'b10 左邊添0占位, 0000000010

        10'bx0x1 左邊添x占位,xxxxxxx0x1

        如果長度定義得更小,那么最左邊的位相應地被截斷。例如:

        3'b1001_0011與3'b011 相等

        5'H0FFF 與5'H1F 相等

        ?字符在數中可以代替值z在值z被解釋為不分大小寫的情況下提高可讀性(參見第8章)。

        3.6.2 實數

        實數可以用下列兩種形式定義:

        1) 十進制計數法;例如

        2.0

        5.678

        11572.12

        0.1

        2. //非法:小數點兩側必須有1位數字

        2) 科學計數法; 這種形式的實數舉例如下:

        23_5.1e2 其值為23510.0; 忽略下劃線

        3.6E2 360.0 (e與E相同)

        5E-4 0.0005



        關鍵詞: Verilog FPGA

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