Verilog門電平模型化

下面講述 Verilog HDL為門級電路建模的能力，包括可以使用的內置基本門和如何使用它們來進行硬件描述。

1 內置基本門

　　 Verilog HDL中提供下列內置基本門：
　　 1) 多輸入門：

and, nand,or, nor,xor,xnor

　　 2) 多輸出門：

buf, not

　　 3) 三態門：

bufif0, bufif1, notif0,notif1

　　 4) 上拉、下拉電阻：

pullup, pulldown

　　 5) MOS開關：

cmos, nmos, pmos, rcmos, rnmos, rpmos

　　 6) 雙向開關：

tran,tranif0, tranif1, rtran, rtranif0, rtranif1

　　 門級邏輯設計描述中可使用具體的門實例語句。下面是簡單的門實例語句的格式。

gate_type[instance_name] (term1, term2, . . . ,termN);

注意，instance_name是可選的；gate_type為前面列出的某種門類型。各term用于表示與門的輸入/輸出端口相連的線網或寄存器。

　　 同一門類型的多個實例能夠在一個結構形式中定義。語法如下:

gate_type
[instance_name1] (term11, term12, . . .,term1N),
[instance_name2] (term21, term22, . . .,term2N),
. . .
[instance_nameM] (termM1, termM2, . . .,termMN);

2 多輸入門

　　 內置的多輸入門如下:

and nand nor or xor xnor

　　 這些邏輯門只有單個輸出，1個或多個輸入。多輸入門實例語句的語法如下:

multiple_input_gate_type
[instance_name] (OutputA, Input1, Input2, . . .,InputN);

第一個端口是輸出，其它端口是輸入。

　　 下面是幾個具體實例。

and A1(Out1, In1, In2);

and RBX (Sty, Rib, Bro, Qit, Fix);

xor (Bar, Bud[0],Bud[1], Bud[2]),
(Car, Cut[0], Cut[1]),
(Sar, Sut[2], Sut[1], Sut[0], Sut[3]);

　　 第一個門實例語句是單元名為A1、輸出為Out1、并帶有兩個輸入In1和In2的兩輸入與門。第二個門實例語句是四輸入與門，單元名為RBX，輸出為Sty，4個輸入為Rib、Bro、Qit和Fix。第三個門實例語句是異或門的具體實例，沒有單元名。它的輸出是Bar，三個輸入分別為Bud[0]、Bud[1]和Bud[2]。同時，這一個實例語句中還有兩個相同類型的單元。

3 多輸出門

　　 多輸出門有:

buf not

　　 這些門都只有單個輸入，一個或多個輸出。這些門的實例語句的基本語法如下:

multiple_output_gate_type
[instance_name] (Out1, Out2, . . . OutN ,InputA);
最后的端口是輸入端口，其余的所有端口為輸出端口。
　　 例如:

buf B1 （Fan [0]，Fan [1]，Fan [2]，Fan [3]，Clk）;
not N1 （PhA，PhB，Ready）;

在第一個門實例語句中，Clk是緩沖門的輸入。門B1有4個輸出：Fan[0]到Fan[3]。在第二個門實例語句中，Ready是非門的唯一輸入端口。門N1有兩個輸出：PhA和PhB。

4 三態門

　　 三態門有:

bufif0 bufif1 notif0 notif1

這些門用于對三態驅動器建模。這些門有一個輸出、一個數據輸入和一個控制輸入。三態門實例語句的基本語法如下：

tristate_gate[instance_name] (OutputA, InputB,ControlC);

　　 第一個端口OutputA是輸出端口，第二個端口InputB是數據輸入，ControlC是控制輸入。根據控制輸入，輸出可被驅動到高阻狀態，即值z。對于bufif0，若通過控制輸入為1，則輸出為z；否則數據被傳輸至輸出端。對于bufif1，若控制輸入為0，則輸出為z。對于notif0，如果控制輸出為1，那么輸出為z；否則輸入數據值的非傳輸到輸出端。對于notif1，若控制輸入為0；則輸出為z。
　　 例如:

bufif1 BF1 （Dbus，MemData，Strobe）；
notif0 NT2 (Addr, Abus, Probe);
當Strobe為0時，bufif1門BF1驅動輸出Dbus為高阻；否則MemData被傳輸至Dbus。在第2個實例語句中，當Probe為1時，Addr為高阻；否則Abus的非傳輸到Addr。

5 上拉、下拉電阻

　　 上拉、下拉電阻有：

pullup pulldown

　　 這類門設備沒有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門實例語句形式如下：

pull_gate[instance_name] (OutputA);
門實例的端口表只包含1個輸出。例如：
pullup PUP (Pwr);
此上拉電阻實例名為PUP，輸出Pwr置為高電平1。

6 MOS開關

　　 MOS開關有：

cmos pmos nmos rcmos rpmos rnmos

　　 這類門用來為單向開關建模。即數據從輸入流向輸出，并且可以通過設置合適的控制輸入關閉數據流。
pmos(p類型MOS管)、nmos(n類型MOS管)，rnmos(r代表電阻)和rpmos開關有一個輸出、一個輸入和一個控制輸入。實例的基本語法如下：

gate_type[instance_name] (OutputA, InputB, ControlC);
第一個端口為輸出，第二個端口是輸入，第三個端口是控制輸入端。如果nmos和rnmos開關的控制輸入為0，pmos和rpmos開關的控制為1，那么開關關閉，即輸出為z；如果控制是1，輸入數據傳輸至輸出；如圖5-5所示。與nmos和pmos相比，rnmos和rpmos在輸入引線和輸出引線之間存在高阻抗(電阻)。因此當數據從輸入傳輸至輸出時，對于rpmos和rmos，存在數據信號強度衰減。信號強度將在第10章進行講解。
　　 例如：

pmos P1 (BigBus, SmallBus, GateControl);
rnmos RN1 (ControlBit, ReadyBit, Hold);

　　 第一個實例為一個實例名為P1 的pmos開關。開關的輸入為SmallBus，輸出為BigBus，控制信號為GateControl。
　　 這兩個開關實例語句的語法形式如下：

(r)cmos [instance_name]
(OutputA, InputB, Ncontrol, PControl);
第一個端口為輸出端口，第二個端口為輸入端口，第三個端口為n通道控制輸入，第四個端口為是P通道控制輸入。cmos(rcmos)開關行為與帶有公共輸入、輸出的pmos（rpmos）和nmos(rnmos)開關組合十分相似。

7 雙向開關

　　 雙向開關有：

tran rtran tranif0 rtranif0 tranif1 rtranif1

這些開關是雙向的，即數據可以雙向流動，并且當數據在開關中傳播時沒有延時。后4個開關能夠通過設置合適的控制信號來關閉。tran和rtran開關不能被關閉。
　　 tran或rtran(tran 的高阻態版本)開關實例語句的語法如下：

(r)tran [instance_name] (SignalA, SignalB );

端口表只有兩個端口，并且無條件地雙向流動，即從SignalA向SignalB，反之亦然。
　　 其它雙向開關的實例語句的語法如下：

gate_type[instance_name] (SignalA, SignalB, ControlC);

前兩個端口是雙向端口，即數據從SignalA流向SignalB，反之亦然。第三個端口是控制信號。如果對tranif0和tranif0，ControlC是1；對tranif1和rtranif1，Controlc是0；那么禁止雙向數據流動。對于rtran、rtranif0和rtranif1，當信號通過開關傳輸時，信號強度減弱。