基于掃描的DFT對芯片測試的影響
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對芯片上市時間的影響
產品的上市時間對于企業至關重要，與芯片測試相關的影響上市時間的因素有：測試電路的設計時間、測試準備（ATPG，Test仿真）及工藝測試時間。
在上述因素中，測試電路設計時間的增加無疑會延遲芯片的上市時間，但DFT設計軟件的不斷完善能夠縮短該設計時間。測試準備包括測試向量的編寫和仿真，一個高效的測試向量集可以大大縮短工藝測試時間。若不采用DFT技術，就要付出相當長的時間來編寫測試向量集，而且，隨著VLSI的快速發展，由人工提供測試向量將越來越不現實。如果采用DFT技術，就可以縮短測試準備和工藝測試時間。因此，從總體上看，DFT是可以縮短芯片上市時間的。
兩種測試方法的比較
本文針對某一種控制芯片，對采用DFT和不采用DFT的兩種測試方法進行了比較，以說明DFT技術對芯片故障覆蓋率及測試向量集的影響。對芯片進行“結構測試”時的測試激勵來源有兩種：一種是直接根據芯片的功能測試激勵得到芯片的生產測試向量；另一種就是采用DFT技術，通過對設計插入掃描鏈，采用ATPG的方法得到測試向量。
不采用DFT技術的芯片測試測試工具與測試流程
Cadence公司的Verifault_XL工具可以統計一個測試向量集能測出多少故障，從而給出該測試向量集的故障覆蓋率。采用該工具的測試流程為：
1) 用芯片功能測試激勵中的部分激勵對芯片的RTL級代碼進行代碼覆蓋率的測試；
2) 在激勵中調用Verifault的系統任務，實現故障的管理、注入等工作；
3) 使用Verilog_XL運行本組測試激勵，得到Verifault統計結果；
4) 根據統計結果報告的故障覆蓋率調整測試激勵，直至達到滿足要求的故障覆蓋率；
5) 對達到要求的測試激勵進行測試向量的提取。
需要注意的是流程中第3步，由于受機器內存的限制，Verifault能復制的設計數量有限，為了驗證所有的prime故障，Verifault會重復進行多遍測試（pass），這是對Verifault仿真時間影響最大的因素。每測試完一遍，Verifault會報告一次統計結果。
測試結果
本文經過對測試激勵的不斷調整，最終可達到的最高故障覆蓋率為81.3%，在時鐘的下降沿提取測試向量，得到了超過88萬個的測試向量，其位數為54b。
采用DFT技術的芯片測試測試工具與測試流程
因為該芯片邏輯是全同步設計，所以采用ATPG+掃描鏈的DFT技術可以得到高效的測試向量集和較高的故障覆蓋率。Synopsys公司的DC和TetraMAX工具是完成該可測性設計的最佳選擇。
DC用來完成掃描鏈的插入，同時生成TetraMAX需要的約束文件（.spf文件）和插入掃描鏈后的網表文件。TetraMAX是用來實現ATPG的工具，需要與DC配合使用。 采用這些工具的測試流程為：
1) 首先把不符合可測性設計要求的邏輯模塊從邏輯內核中分離出來，保證邏輯內核的時鐘可以直接使用管腳輸入的時鐘，而非門生時鐘；
2) 增加test_en端口，以及一些必要的邏輯門；
3) 在綜合后的網表基礎上插入掃描鏈；
4) 使用TetraMAX做ATPG，生成測試向量；
5) 用得到的測試向量測試邏輯內核；
在最后一步中，由于TetraMAX生成測試激勵的時候，掃描鏈的數據是并行加載的，與實際情況不同，所以需要重新編寫測試激勵對得到的測試向量的可靠性進行測試。
測試結果
TetraMAX生成的測試向量共有324個，其位數為359b。測試覆蓋率達到92.86%。掃描器件的使用以及與DFT相關的附加邏輯的加入，導致了芯片面積的增長，據輸出報告可知，采用DFT技術后，芯片面積增加了大約13%。
結語
通過兩種測試方法的對比，可以看到，不采用DFT技術，不必增加邏輯，但僅使用功能驗證時的測試激勵可能無法達到要求的故障覆蓋率，而且測試深度（生產測試用向量）也容易超過測試機的存儲量。本文對該控制芯片進行測試時，如果不采用DFT技術，雖然測試覆蓋率可以達到80%以上，但測試向量卻高達80多萬，若以人工的方法修改測試向量，將大大延長芯片開發周期，推遲芯片上市時間。采用DFT技術雖然增加了芯片面積，但可以自動生成高效簡潔的測試向量，且故障覆蓋率能達到90%以上，極大地提高了芯片的測試效率，降低了測試成本。
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