高速串行總線——一致性測(cè)試方案

觀察接收端芯片內(nèi)部信號(hào)

接收端測(cè)試和調(diào)試的難點(diǎn)在于無(wú)法直接用探頭探測(cè)到器件內(nèi)部。許多接收端芯片內(nèi)部有輸入濾波器用來(lái)補(bǔ)償傳輸鏈路的損耗和傳輸線效應(yīng)，給CDR提供更“干凈”的信號(hào)。因此，示波器探頭所看到的信號(hào)是在濾波器之前的信號(hào)。

帶有可編程DSP技術(shù)的高級(jí)的示波器能夠以接收端芯片的角度，捕獲“虛擬探測(cè)點(diǎn)”的信號(hào)。通過(guò)在示波器中應(yīng)用FIR濾波器，示波器能夠顯示在輸入濾波器之前和之后的信號(hào)。這樣提供了更加精確的，影響CDR工作的抖動(dòng)測(cè)試數(shù)據(jù)。圖7a 和7b 描述了信號(hào)經(jīng)過(guò)FIR 輸入濾波器之前和之后的測(cè)量差異。

圖7a.接收機(jī)測(cè)試不帶FIR濾

圖7b. 接收機(jī)測(cè)試帶有FIR 濾波

接收端幅度靈敏度測(cè)量

在信號(hào)進(jìn)入到接收端芯片時(shí)，信號(hào)不可避免的會(huì)有能量的損失。幅度靈敏度測(cè)試就是用來(lái)檢查當(dāng)信號(hào)到達(dá)CDR和解串行器時(shí)，接收端能否準(zhǔn)確的識(shí)別1和0。

接收端時(shí)序測(cè)試

時(shí)序測(cè)試通過(guò)改變差分對(duì)間時(shí)間偏差和上升沿快慢，用來(lái)驗(yàn)證接收端容限。因此，數(shù)據(jù)碼型發(fā)生器或任意波形發(fā)生器必須能夠提供差分的信號(hào)輸出。

接收端抖動(dòng)容限測(cè)量

抖動(dòng)容限測(cè)試目的是檢驗(yàn)接收端能否正確的識(shí)別帶有抖動(dòng)的信號(hào)。如果能滿足規(guī)范要求，說(shuō)明CDR能夠恢復(fù)出正確的時(shí)鐘，并能準(zhǔn)確的在UI中間進(jìn)行采樣。這也意味著即使信號(hào)中有抖動(dòng)，解串行器仍能夠正確的識(shí)別數(shù)據(jù)。圖8描述了抖動(dòng)容限測(cè)試的組成。

圖8：接收端抖動(dòng)測(cè)試組成

對(duì)于時(shí)鐘嵌入式、8B/10B的鏈路，例如PCIe，嚴(yán)格的抖動(dòng)容限測(cè)試是非常重要的。波形發(fā)生器必須具有提供生成特定幅度、頻率和調(diào)試方式(例如正弦波、方波三角波)等的抖動(dòng)的能力。為了能夠充分的模擬DUT所可能遇到的壓力，波形發(fā)生器必須能都在上升沿和下降沿施加抖動(dòng)。

目前，各個(gè)工作組對(duì)在接收端測(cè)試中的碼間干擾(ISI)抖動(dòng)干擾越來(lái)越感興趣。工程師和研究人員正在評(píng)估ISI對(duì)接受端的影響，以及如何更好的測(cè)試和刻畫(huà)碼間干擾抖動(dòng)。例如DisplayPort 標(biāo)準(zhǔn)和HDMI 標(biāo)準(zhǔn)中，需要使用電纜模擬器(cable emulator)模型用以模擬最差情況下的ISI。