一文看懂3D晶體管

　　Intel的Tri-Gate

　　講到這個輸人不輸陣的世界第一半導體大廠Intel，它可是很忌諱提到FinFET或DualGate FET的，除了專利權問題之外，對這一家偉大的公司來講，它怎么可能和你用一樣多的閘極數呢?當你能做2個，我們當然要能做3個啊!所以Tri-Gate這個名詞就跑出來啦??。不過水電工跟大家偷偷講，Tri-Gate和FinFET根本就長得像雙胞胎，有夠像啊。

　　High K Metal-gate又建功

　　理論上閘極的電容值愈大那么下方的通道形成情況就愈好，事實上晶體管過小時通道電荷也很有限，而平板電容的公式為C=K*A/D，其中A為電容面積，而D則是2個平板間的距離。所以閘極的絕緣層愈薄愈好，但是過薄的絕緣層會導致穿隧效應而造成漏電。

　　拜高精密的制造機械所賜，目前的閘極都已經薄到不能再薄了，所以目前各公司的走向都會偏向以高K值材料為主，在做到35~40埃的厚度時(埃是一種長度單位，10埃等于1奈米)，也有比傳統氧化硅10埃時都更好的容值，而在這個厚度下，閘極漏電流可以有百倍的改善。但是閘極電容一旦變大拉升電壓就會又慢又費電，所以現在使用high K材料大多是為了避免閘極電容增加導致絕緣體變厚，以減少漏電。或者是在某些情況下減少閘極寄生電容量。

　　拓寬的Tri-Gate走廊

　　High K材料是Intel的利器，水電工看到Intel公司發布的Tri-Gate閘極切面時也忍不住贊嘆了一番，沒想到Intel可以把這個走廊的寬和高做得一模一樣!所以有效通道截面積約等于3 × 走廊高度× 通道厚度。這就是為什么Intel硬是要叫Tri-Gate Transistor的原因!

　　▲Intel Tri-Gate晶體管通道截面圖

　　平板電容

　　根據高三物理，最早期的電容器就是兩個平行導電板，它可以用來制造電容效應，而且也很方便計算電容量，長相也很像MOS的閘極。所以我們在分析閘極寄生電容時都會用平板電容做基本模型。

　　原來Intel利用了神兵利器，雖然走廊寬度變大會增加寄生電容，但是Intel顯然又利用了High K材料讓它降回可接受的值。所以在同樣面積下，Tri-Gate的推動力會比FinFET更大?這個水電工保留，為什么呢?我們看下圖就知道了，其實由于這條走廊占的空間不大，所以就算是做成同樣高度的情況下，要達成同樣推動力，Tri-Gate只要用2條走廊并聯就可以抵過FinFET的3條走廊，但是這2個晶體管面積其實相差很少，當然是有小一些啦，不過真的不會到令人跪拜的地步。

　　更何況現在演變成真正的蓋大樓大戰了，真的推動力不足時我大不了蓋高一點就好了，何必拿面積和你拼呢?而且其實FinFET的通道部位原本也就可以做到和閘極長度一樣寬了，所以別人也不是做不到。某篇產業分析師的文章說Intel的Tri-Gate至少領先業界5年，其實??水電工覺得應該說5個月比較實在。

　　Threshold Voltage

　　中文是最低導通電壓，由于CMOS 電路特性之故，要達到省電的目的，芯片運作電壓愈低愈好。但是硅半導體有個麻煩，就是最低導通電壓等于0.7V(硅的界面能障)，也就是說閘極或汲極加上的電壓小于0.7 伏特時，晶體管是不動作的。以Intel 的ULV 來說，運作電壓才不過1.1 伏以內，也就是如果Vt保持0.7 伏會帶來很麻煩的問題：零和壹的電壓準位離得太近，會非常容易出錯。所以要讓V t下降才能做出超低電壓芯片，相關的資料可以再寫一大篇，在此先簡述之。