等效時(shí)間采樣原理及基于FPGA的實(shí)現(xiàn)

在現(xiàn)代電子測(cè)量、通訊系統(tǒng)以及生物醫(yī)學(xué)等領(lǐng)域，經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不失真采集，根據(jù)奈奎斯特定理，采樣頻率必須為信號(hào)頻率的2倍以上，但在電阻抗多頻及參數(shù)成像技術(shù)中正交序列數(shù)字解調(diào)法的抗噪性能對(duì)信號(hào)每周期的采樣點(diǎn)數(shù)決定，采樣點(diǎn)數(shù)越多，抗噪性能越高。當(dāng)采樣信號(hào)頻率很高時(shí)，為了在被采樣信號(hào)的一周期內(nèi)多采樣，就需要提高采樣時(shí)鐘的頻率，但是由于系統(tǒng)的ADC器件時(shí)鐘速率并不能達(dá)到要求的高頻速率或者存儲(chǔ)處理速度等不能滿足要求因此我們可以采用低速ADC器件通過等效時(shí)間采樣來對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集從而使系統(tǒng)易于實(shí)現(xiàn)。

1等效時(shí)間采樣原理

等效時(shí)間采樣技術(shù)是把周期性或準(zhǔn)周期性的高頻、快速信號(hào)變換為低頻的慢速信號(hào)。在電路上只對(duì)取樣前的電路具有高頻的要求，大大降低采樣變換后的信號(hào)處理、顯示電路對(duì)速度的要求，簡(jiǎn)化了整個(gè)系統(tǒng)的設(shè)計(jì)難度。等效時(shí)間采樣分為順序采樣(sequential equivalent sampling)、隨機(jī)采樣(random equivalent sampling)以及結(jié)合這兩種方式的混合等效采樣(compound equivalent sampling)。在文獻(xiàn)[3]、[4]中分別介紹了兩種硬件實(shí)現(xiàn)的等效時(shí)間采樣中的順序采樣。

下面我將介紹等效時(shí)間采樣中的混合時(shí)間采樣，對(duì)于周期性信號(hào)的等效時(shí)間采樣如圖1(a)所示。

在第一周期中的橫軸(時(shí)間)的第2與第6處的時(shí)鐘上升沿對(duì)模擬信號(hào)進(jìn)行采樣，圖中的箭頭表示采樣時(shí)刻。在一個(gè)周期中可以采集兩個(gè)點(diǎn)，緊接著在第二個(gè)周期橫軸的第11與第15處的時(shí)鐘上升沿對(duì)模擬信號(hào)進(jìn)行采樣。為了方便觀察在此將第一至第五周期的波形縱向排列。可以看到第二周期比第一周的采樣點(diǎn)距離各自周期起始點(diǎn)的時(shí)間晚了一個(gè)時(shí)鐘周期。第三周期比第二周的采樣點(diǎn)距離第三周期起始點(diǎn)的時(shí)間晚了一個(gè)時(shí)鐘周期。在第四周期進(jìn)行采樣時(shí)我們可以發(fā)現(xiàn)第二個(gè)采樣點(diǎn)已經(jīng)進(jìn)入第五周期。如果我們?cè)诘谖逯芷谥茉噲D繼續(xù)用以上方式進(jìn)行采樣即第五周期比第四周的采樣點(diǎn)距離起始點(diǎn)的時(shí)間晚一個(gè)時(shí)鐘周期，那么我們會(huì)發(fā)現(xiàn)在第五周期的采樣起始點(diǎn)采樣到的值重復(fù)了第一周期采樣到的數(shù)值。所以此時(shí)我們可以終止采樣那么我們就得到了如圖1中的第6個(gè)波形示意圖所表示的在一個(gè)周期的正弦波形中采到的8個(gè)數(shù)據(jù)點(diǎn)。

在文獻(xiàn)[5]中給出了等效時(shí)間采樣中每個(gè)周期可以采集多個(gè)點(diǎn)時(shí)的理論依據(jù)，在文獻(xiàn)[6]中給出了等效時(shí)間采樣中每個(gè)周期可以采集單個(gè)點(diǎn)時(shí)的理論依據(jù)。

我們通過將高頻時(shí)鐘進(jìn)行分頻已達(dá)到或者接近滿足處理速度時(shí)鐘要求。在圖1(b)中幅度最小的時(shí)鐘信號(hào)為采樣時(shí)鐘。由圖1(b)可以很清楚的看到分頻后的時(shí)鐘波形，分頻后的時(shí)鐘波形在時(shí)鐘的上升沿對(duì)信號(hào)進(jìn)行采樣，那么就會(huì)得到如圖1(a)中所表示的等效時(shí)間采樣。

圖1等效時(shí)間采樣示意圖

2基于FPGA的等效時(shí)間采樣實(shí)現(xiàn)

2.1系統(tǒng)硬件實(shí)現(xiàn)框圖

系統(tǒng)的總體框圖如圖2，FPGA控制的等效采樣時(shí)鐘連接到ADC器件的時(shí)鐘部分，ADC器件在時(shí)鐘的控制下對(duì)寬帶模擬信號(hào)進(jìn)行采樣，采集到的數(shù)據(jù)傳送到 FPGA中的FIFO，F(xiàn)PGA再將FPGA中FIFO的數(shù)據(jù)傳遞到USB中的FIFO，然后USB將USB中FIFO數(shù)據(jù)推送到計(jì)算機(jī)，計(jì)算機(jī)對(duì)接收到的數(shù)據(jù)進(jìn)行重構(gòu)處理。對(duì)于信號(hào)周期的獲取，在電阻抗多頻及參數(shù)成像技術(shù)中采集信號(hào)的周期是由發(fā)送信號(hào)的周期決定，而對(duì)于其他復(fù)雜周期信號(hào)的周期獲得可以通過所采用的方法獲得。

圖2系統(tǒng)方案框圖

2.2等效時(shí)間采樣時(shí)鐘的程序?qū)崿F(xiàn)

圖3展示了基于FPGA生成的等效時(shí)間采樣模塊的輸入端口與輸出端口。其中CLK表示高頻時(shí)鐘的輸入，RESET表示的是復(fù)位輸入端，F(xiàn)REN_CON表示的是分頻控制輸入用于控制高頻時(shí)鐘的分頻數(shù)，SANM_CONT表示的是模擬信號(hào)的周期包含多少個(gè)高頻時(shí)鐘信號(hào)的波形，CLK_ADC_OUT表示的是輸出時(shí)鐘端口，此端口連接到模數(shù)轉(zhuǎn)換器件(ADC)的時(shí)鐘輸入端口。

圖3等效時(shí)間采樣模塊圖

以下是實(shí)現(xiàn)等效時(shí)間采樣所需時(shí)鐘的代碼：

SIGNAL SAMP_CONTS：STD_LOGIC_VECTOR(11

DOWNTO 0)：=(OTHERS=>'0');

SIGNAL ADC_CLK_BANK：STD_LOGIC_VECTOR(11

DOWNTO 0)：=(OTHERS=>'0');

SIGNAL CLK_CNT ：INTEGER RANGE 0 TO 5000：=0;

SIGNAL CLK_TANK：STD_LOGIC：='0';

SIGNAL EN ：STD_LOGIC：='1';

BEGIN

PROCESS(CLK，RESET)

BEGIN

IF RESET='1' THEN EN'0');

SAMP_CONTS'0');

EN

3波形仿真

圖4中的波形仿真是以模擬信號(hào)的一周期等于8個(gè)CLK時(shí)鐘周期，CLK_ADC_OUT是對(duì)CLK進(jìn)行4分頻且分頻后的時(shí)鐘占空比為50%為假設(shè)的。1號(hào)箭頭指向的時(shí)鐘上升沿標(biāo)志著第一周期結(jié)束，上升沿之后進(jìn)入第二周期。同理，2號(hào)箭頭所指時(shí)鐘的上升沿標(biāo)志著第二周期的結(jié)束，上升沿之后標(biāo)志著進(jìn)入第三周期。

圖4波形仿真

在第一個(gè)周期中從CLK的第一個(gè)上升沿開始計(jì)時(shí)同時(shí)對(duì)CLK進(jìn)行分頻可以得到CLK_ADC_OUT時(shí)鐘信號(hào)，在第一周期中在CLK的第二個(gè)上升沿 CLK_ADC_OUT電平翻轉(zhuǎn)(存在延時(shí))，在第二周期中在第三個(gè)上升沿CLK_ADC_OUT電平翻轉(zhuǎn)，在第三個(gè)周期中在CLK的第四個(gè)上升沿 CLK_ADC_OUT電平翻轉(zhuǎn)?？梢钥闯霾ㄐ畏抡鎴D是對(duì)圖1(a)、(b)兩圖表達(dá)時(shí)鐘的實(shí)現(xiàn)。在這里應(yīng)該注意到，在第一周期中雖然也有8個(gè)CLK的上升沿，但是并沒有表示出如1號(hào)箭頭所指CLK時(shí)鐘上升沿之后與第二周期第一個(gè)CLK時(shí)鐘上升沿之間的波形。

4結(jié)論

本文介紹了等效時(shí)間采樣的基本原理、系統(tǒng)實(shí)現(xiàn)的具體方案。等效時(shí)間采樣技術(shù)實(shí)現(xiàn)了利用低速的ADC器件對(duì)寬帶模擬信號(hào)的采集，降低了系統(tǒng)對(duì)ADC器件的要求以及系統(tǒng)實(shí)現(xiàn)的復(fù)雜度。本文介紹的等效時(shí)間采樣技術(shù)由于使用了FPGA采樣技術(shù)，使得在被采樣信號(hào)的一個(gè)周期中相較于一個(gè)周期僅能采集一個(gè)點(diǎn)的順序等效時(shí)間采樣有很大的提高，并且可以控制被采集信號(hào)一個(gè)周期中的采集點(diǎn)數(shù)從而可以根據(jù)后續(xù)器件處理速度實(shí)現(xiàn)變頻控制采樣。通過FPGA實(shí)現(xiàn)等效采樣時(shí)間，降低了系統(tǒng)實(shí)現(xiàn)的復(fù)雜度，同時(shí)可以十分方便的對(duì)代碼進(jìn)行修改使系統(tǒng)的調(diào)試更加簡(jiǎn)便。