芯片設(shè)計(jì)中的功耗估計(jì)與優(yōu)化技術(shù)

(圖8)

通過set_clock_gating_style的下列選擇，設(shè)計(jì)者可以控制門控單元的選取，如圖9所示。

圖9

選擇考慮：

1)latch：用還是不用，是個(gè)問題。

latch-free的方案中，EN信號必須在時(shí)鐘負(fù)沿前穩(wěn)定，否則時(shí)鐘會(huì)出現(xiàn)毛刺， 造成只留給EN產(chǎn)生邏輯半個(gè)時(shí)鐘周期的時(shí)間。latch-based方案則不存在這個(gè)限制，但引入latch使時(shí)序分析，測試復(fù)雜性增加。故選擇哪種方案需要設(shè)計(jì)者權(quán)衡決定。

2)正沿/負(fù)沿寄存器需要指定不同的門控單元

比如latch-based方案：正沿FF用and門，負(fù)沿FF用or門

3)integrated clock-gating cell/普通單元

在生成庫的過程中，可以創(chuàng)建專門的集成時(shí)鐘門控單元，以獲得較好的時(shí)序。

4.4.3 時(shí)序分析

通過set_clock_gating_style -setup -hold 或 set_clock_gating_check指定。

AND門(圖10)

圖10

OR 門(圖11)

圖11

數(shù)值需要考慮到時(shí)鐘歪斜的影響。

4.4.4 與dft流程的配合

1) 加入控制點(diǎn)(圖12)

控制點(diǎn)的位置和控制信號可通過下面指令控制：

dc_shell> set_clock_gating_style -control_point before -control_signal scan_enable

圖12

2) 加入觀察點(diǎn)(圖13)

在測試中，EN信號和control logic中的信號是測不到的，解決方式是加入觀測邏輯。

dc_shell> set_clock_gating_style -control_signal test_mode

-observation_point true

-observation_logic_depth depth_value

圖13

在測試模式，觀察邏輯允許觀測ENL信號，在正常操作模式，XOR樹不消耗能量。

3) 測試信號與頂層測試端口連接

時(shí)鐘門控單元的測試信號需要和頂層的測試端口相連，通過下指令進(jìn)行，如圖14所示。

圖14

如果頂層有指定端口，將直接相連，否則，會(huì)創(chuàng)建此端口，并連接。

4.4.5 結(jié)果

在插入時(shí)鐘樹后，可以用report_clock_tree_power來獲得時(shí)鐘網(wǎng)絡(luò)的功耗信息。

時(shí)鐘門控經(jīng)設(shè)計(jì)實(shí)踐證明是一個(gè)行之有效的降低功耗手段，下圖是基于一項(xiàng)真實(shí)設(shè)計(jì)的評估：(見參考文獻(xiàn)[6])

圖15

5 結(jié)語

在現(xiàn)代芯片設(shè)計(jì)中，功耗越來越引起設(shè)計(jì)者的關(guān)注。在本文中，我們首先分析了功耗的組成部分，然后闡述了功耗估算的方法，通過功耗估算可以使設(shè)計(jì)者在設(shè)計(jì)初期及時(shí)評估設(shè)計(jì)方案的效率，以便做出最優(yōu)的選擇。最后，重點(diǎn)分析了功耗優(yōu)化的手段，包括架構(gòu)優(yōu)化，RAM功耗降低，時(shí)鐘門控三種技術(shù)，并對引進(jìn)時(shí)鐘門控技術(shù)時(shí)若干難點(diǎn)逐一提出了解決方案，如門控單元選擇，時(shí)序分析，測試支持等。功耗分析與優(yōu)化二者相輔相成，設(shè)計(jì)者善加使用，方可事半功倍。