高精度數字信號中和器的設計與實現(xiàn)

3．3 存儲器控制單元
圖5所示為存儲器算法流程。存儲器控制單元內部包含了兩個存儲體。任一時刻，兩個存儲體分別由累加器單元控制，實現(xiàn)數據累加；或由USB控制單元控制，將存儲體中的數據傳輸至上位機。由存儲器控制單元進行控制，兩個存儲器進行乒乓操作，每秒進行一次切換，即每秒完成一濃累加循環(huán)。

3．4 USB控制單元
USB控制單元在每完成一秒的數據累加后，啟動一次數據傳輸，數據傳輸就是由USB控制單元讀取存儲體中的計算結果，將結果寫入USB控制器中。并在讀取存儲體中數據的同時，將存儲體中的數據清0，為下一次數據累加做準備。

4 測試結果
本設計中射頻采集部分的采樣時鐘為1．5GHz，故在交錯采樣模式下，ADC的采樣率為3GSPS。因而ADC的采樣間隔為1/3GSPS=333ps，即時間間隔大于333ps的信號即可為系統(tǒng)所分辨，測量。實際測試中采用延遲線測量法進行時間分辨率的測試。時間分辨率測試數據如表1所示。

設計中采用FPGA內部的BlockRAM作為存儲累加單元，限于BlockRAM的容量和硬件算法的設計，本系統(tǒng)的測量時間范圍為0～20us，即在一個測量周期內只測量觸發(fā)信號后20us內的信號。

5 結束語
根據飛行時間質譜儀器的應用背景，本文提出了一種基于超高速模數轉換技術的高精度數字信號中和器的設計與實現(xiàn)方案，經實際制作與調試，本設計達到了預期的設計目標，時間測量范圍為0～20us，實際測試最小時間分辨率為334ps，線性度良好。目前，該數字信號中和器已應用于飛行時問質譜儀器的相關實驗中。今后的重點將針對檢測動態(tài)范圍、最小時間分辨率和靈敏度等主要參數進一步進行優(yōu)化。