嵌入式系統的PCIe時鐘分配

IDT解決方案分析

IDT的工程師通過菊鏈三個特性描述板以代表子卡：ICS841S32I板，然后是ICS8743008I板，最后一個也是ICS8743008I板，創建了解決方案的原型，見圖5。在第二個ICS8743008I輸出時進行測量。卸載來自示波器的時鐘周期數據，然后由抖動分析腳本進行后處理。該腳本可進行必要的頻域和時域分析。

2.5Gbps分析方法的結果為18.91ps。這一結果符合4.5倍的裕量的86ps的PCIe峰-峰相位抖動指標。對于5.0Gbps操作，PCIe規定了rms相位抖動，而非峰-峰相位抖動。這些結果也超出了規范：0.52psrms低頻帶和1.47ps高頻帶與3.1ps規范限制之比。

對于5.0Gbps工作，PCIe為頻域分析規定了兩個轉移函數和兩個頻率范圍。第一個轉移函數的極頻率為5MHz和16MHz，第二個轉移函數的極頻率為8MHz和16MHz。抖動分析所得的兩個頻段為10KHz-1.5MHz(低頻帶)，1.5MHz-Nyquist(高頻帶)。Nyquist表示分析達到了基準時鐘頻率的一半。例如，在100MHz時，頻域分析將達到50MHz。分析腳本會顯示每個頻率分析頻帶間兩個轉移函數間的最差情況。

本文小結

PCIe標準最初用于定義PC系統，但由于其低引腳數和可擴展的高性能，很快成為幾乎所有應用領域選擇的I/O接口。高速的基準時鐘給希望利用PCIe元件的嵌入式系統工程師們提出了嚴峻的挑戰，他們需要分配、選擇兩個不同的符合規范的基準時鐘速度。

這個測試解決方案有助于系統利用支持100MHz和125MHz基準時鐘的元件，并通過一個M-LVDS差分對將其分配到系統的所有卡上。該解決方案也可以對卡進行設置，因此這些卡可以在其應用指令下作為主或端點操作，而且能插入系統的任何插槽。另外，這一解決方案降低了背板上基準時鐘的工作頻率，放寬了該信號的路由限制和串擾性能。只要滿足2.5Gbps和5.0Gbps操作PCIe規范嚴格的抖動要求，所有這些都可以用一個設計實現。