基于姿態測量的微型存儲系統的設計

摘要：本文主要介紹了微型存儲測試系統在姿態測量中的設計，結合飛行體在飛行時各種變化姿態的采集，編幀，存儲這一問題，詳細地闡述了微型存儲測試系統的工作原理、系統組成、軟硬件設計以及所實現的性能指標；根據微型存儲測試系統的具體工作過程，結合大量的拋撒試驗，利用FPGA比較系統的設計和完善了微型存儲器的各個工作狀態，提高了存儲器系統工作的可靠性，最后通過軟件對試驗數據的讀取和分析，驗證該微型測量系統的正確性。

　　概述

　　微型姿態測試系統在航天科技領域起著越來越重要的作用，對確定飛行體各種飛行姿 態有著重要的參考意義。在測試領域中，低功耗，小體積，噪聲小，大容量已是競爭的主要 目標。微型姿態測試系統主要用于飛行體拋撒后到落地前的三向角速度及線加速度參數的測 量、采集、編碼和記錄，并在飛行體硬回收后完成遙測數據的事后讀取和處理。

　　在本文的設 計中，飛行體姿態微型存儲器測試系統達到并滿足了傳統上難以勝任的高性能指標和許多技 術上的苛刻要求，其中體積小，低功耗，抗過載性能高是本文設計的主要方面。從系統結構 設計、電源設計以及狀態設計等環節保證了小體積、低功耗的設計要求，也提高了整個系統 的抗高過載性能。

　　1 微型姿態存儲測量系統的模塊組成及工作原理[1] 如圖1 所示，為微型姿態存儲測量系統框圖。整個系統由過載開關、慣性組合、電源控 制及變換電路、信號調理電路、A/D 轉換系統、中心控制邏輯單元、FLASH 存儲器和讀數接 口電路等組成。

　　飛行體在空中飛行中當達到額定的過載量時，系統將由過載開關來觸發啟動信號，飛行 體的三維角速度及線加速度參數由慣性組合轉化為供記錄器采集的模擬信號，記錄器將在 FPGA 中心控制單元的時序控制下對模擬信號進行采集、編幀和存儲，當記錄器被收回時， 將由地面檢測系統對存儲器的數據進行讀取和事后處理。

　　電源控制及變換模塊接收到“啟動”命令后，就將飛行體上裝載的電源經轉化輸出給慣 性組合供電，同時將系統電池經過變換輸出系統3.3V 給整個記錄裝置供電。信號調理模塊就是把慣性組合信號調理成可以被記錄裝置接收的0～3.3V 信號，同時保證記錄裝置足夠的 輸入阻抗，即不影響被測信號的電氣特性。

　　6 通道12 位A/D 轉換系統的功能是在中心控制 邏輯模塊的控制下，按照12KHz 的采樣率對慣性組合送來的6 路信號進行采集，并將采集到 的數據送到中心控制邏輯模塊中。

　　中心控制邏輯模塊是整個記錄裝置的核心部分，它的功能是對6 通道12 位A/D 轉換系 統送來的數據按順序采集后送入128M 容量的8 位 FLASH 存儲器中，其路采樣率為2KHz。

　　在 中心控制邏輯模塊開始工作的同時，就隨之發出“自保”命令給電源控制及變換模塊，以保 證電源控制及變換模塊即使在過載開關再斷開后仍能正常工作，即保證過載開關的觸發有效 性。128M 容量的8 位FLASH 存儲模塊主要用于數據的存儲，其容量為128M，數據位為8 位。 由于FLASH 存儲器具有掉電保持數據的功能，所以不需要設計后備電池進行掉電保護數據。 根據前面的技術指標可知，128M 的容量遠滿足所要求的存儲容量。

　　讀數接口模塊主要用于 記錄裝置檢測時和回收后數據的讀取。 2 微型存儲器系統的硬件設計 微型姿態存儲器測試系統對電源有苛刻的要求，因為此測試系統由電池供電，根據低功 耗的設計原則，本設計采用了MAX8882 的低壓差電源控制芯片，對輸入3.5V～5V 電壓能同 時轉換出3.3V 和2.5 電壓，通過邏輯程序控制電源芯片可有效控制整個系統的耗電量。當 啟動電源控制系統時，邏輯控制中心產生自保信號來控制MAX8882 的shutdown 使能端，使 整個系統正常供電。當采集存儲過程完成時，邏輯控制中心產生觸發信號來控制MAX8882 停止工作，從而整個系統處于節能狀態。

　　微型姿態存儲器的電路設計思路主要依據對飛行體的姿態參數進行實時采集，編幀和存 儲這一思路進行設計，信號調理電路是將姿態模擬信號進行分壓、濾波和跟隨運放后傳送發 給模數轉換芯片， 模數轉換電路采用了美信公司的MAX1295 芯片，它是6 通道12 位精度逐 次逼近式的數模轉換器，采樣率為265Ksps,片內集成了高性能的采樣保持電路和參考電壓 源。同時還具有較低的功耗和較高的信噪比，可以進行內部和外部的采樣模式設置，在本設 計中采用了外部采樣模式。

　　存儲系統采用了三星公司的K9F1G08 FLASH 存儲器，該芯片性能良好，封裝較小，為 微型化測試系統設計提供了便利，在邏輯中心的時序控制下，對存儲器進行讀、寫、擦除操 作，每種操作都采用了由FLASH 的狀態信號r/b 進行中斷的方式。在寫操作過程中，以8 位數據進行存取，在存儲一頁數據時要進行頁編程，大約要300us～700us ，等待r/b 狀態 信號的改變后進入下一頁的存儲，為了使采集和存儲的速度相匹配，在FPGA 內部采用了8K Bits 的雙口RAM，在FLASH 存儲器進行頁編程的時候進行數據的緩存。在擦除操作過程中，對 FLASH 存儲器要進行塊擦除，擦除一塊時間要2ms～3ms,等待r/b 狀態信號的改變后進 入下一塊的擦除。同樣在讀取數據操作中，每讀取一個字節都要等待r/b 的中斷，數據通過 檢測臺和USB 電纜傳給上位機。