基于CPLD的并口數據的采集和存儲

摘 要：提出了一種利用CPLD實現雷達并口數據的采集和存儲的方案。采用單片CPLD完成了以往需要大量外圍器件來完成的雷達并口數據收發及存儲功能，有效地減少了印制板上功能模塊的面積，減少了系統體積，提高了設計效率；同時還利用CPLD中的鎖相環倍頻系統時鐘大大提高系統采集速度。實踐證明，基于CPLD的系統設計是靈活、現實且高效的。
關鍵詞：CPLD；雙口RAM；數據采集；存儲

O 引 言
在雷達的控制和數據采集系統中通常采用并行數據總線方式進行控制信號傳輸和數據交換。在以往的設計中，大量使用中小規模集成電路及分立元件搭建總線數據采集和控制功能模塊，不僅占用較大的印制板面積，而且設計工作量大，時序控制復雜，采集速度不理想。
將CPLD應用到該系統的設計中可以有效地解決上述問題。CPLD可以實現許多中小規模集成電路的功能，因此可以有效地減少印制板上功能模塊的面積，同時減少系統體積。利用CPLD的在線編程和仿真功能可以模擬系統各類信號的時序，大大提高設計效率。

l 系統硬件結構
為了實現高速數據處理與數據傳送，系統采用CP―CI總線接口形式。該設計方案為雷達系統提供了兩路并行數據總線接口。其中一路并口由CPLD控制，將存儲空間中系統已經準備好的數據發送給雷達；另一路用于接收雷達傳回的回波信號，并由CPLD控制放到存儲空間中去。系統設計框圖如圖1所示。

1．1 CPCI總線接口
CPCI總線接口兼顧了PCI總線的高速度，同時丟棄了金手指式互連方式，而改用2 mm密度的針孔連接器，提高了系統的可靠性，增強了負載能力。在工業領域已經得到廣泛應用。
總線接口電路采用PLX公司的高性能接口芯片PCI9054。它采用了先進的PLX數據管道結構技術，是32 b，33 MHz的PCI總線控制器。其主要特性如下：
支持主／從兩種訪問方式，其峰值傳輸速率可達133 MB／s；提供了2個獨立的可編程DMA控制器，每個通道均支持塊和分散／集中的DMA方式；局部總線速率高達50 MHz，局部總線的時鐘可以由外部提供，且該時鐘可以與：PCI的時鐘同步；內部有6種可編程的FIFO，以實現零等待突發傳輸及局部總線和PCI：總線之間的異步操作。
系統啟動的時候，在系統配置的周期內，PCI9054從配置E2PROM中讀人配置信息完成初始化。這里采用NS93CS56完成對PCI9054的初始化配置。
1．2 可編程邏輯器件
可編程邏輯器件選用ALTERA公司的EPlC3，其型號為Cyclone系列的產品，具有內部邏輯分析功能。在JTAG方式下，通過下載電纜即可觀察到各個IO引腳及內部各個寄存器中的數據，調試十分方便。
1．3 存儲器
本系統中采用雙口RAM作為PCI總線和并口數據存儲和交換的媒介。考慮到用于并口交換的數據量較大，因此選用IDT公司的64K×16 b雙口芯片IDT70V28。做成乒乓方式的存儲結構，以實現并行操作，節約處理時間，保證實時處理。

2 系統設計及原理
2．1 鎖相環
在印制板上采用的晶體或晶振的輸出頻率較低，并不能滿足系統需求，為了能夠得到較高的采樣速度，必須有一個高頻率時鐘作為系統時鐘。EPlC3內部的鎖相環功能可以對輸入時鐘進行倍頻和降頻的處理，還可以根據需要產生不同的時鐘相位。倍頻后的時鐘可以作為CPLD內部的系統時鐘使用，也可以輸出至CPLD外部，作為其他器件的時鐘輸入。
在本系統中采用一個20 MHz的晶振作為CPLD的輸入時鐘，通過倍頻產生一個100 MHz的時鐘作為內部的系統時鐘，同時產生一個33 HMz的時鐘輸出作為PCI9054的局部總線異步時鐘。
2．2 并口數據收發
雷達回波包括16位寬度的數據和握手信號，首先需要用CPLD對握手信號進行接收和處理。接收到的、握手信號都為下降沿觸發脈沖。需要注意的是，接收到的握手信號必須去除毛刺和噪聲產生的干擾，避免系統接收到錯誤的數據。為了去除毛刺干擾產生的影響，應使低電平保持一段時間，以減少誤觸發。根據系統中毛刺和噪聲的周期設定檢測門限，例如，當握手信號經電纜傳輸至接口板時，有時會在前沿產生一個15～20 ns的毛刺，因此可以在檢測到握手信號的下降沿后接著連續記錄四個以上時鐘周期的低電平信號，只有當這四個周期的信號電平全為“0”時，才確定本次握手有效。并口接收數據示意圖如圖2所示。