基于FPGA的SoftSerdes設計與實現

引言

在高速源同步應用中，時鐘數據恢復是基本的方法。最普遍的時鐘恢復方法是利用數字時鐘模塊(DCM、)產生的多相位時鐘對輸入的數據進行過采樣。但是由于DCM的固有抖動，在頻率很高時，利用DCM作為一種數據恢復的方法并不一定合適。DCM的這種附加抖動會引起數據有效窗口的相應減小，這樣就會限制高速電路的性能。常用的串行I／O技術需要時鐘數據恢復(CDR)技術，而CDR技術需要模擬的PLL，其局限性是低噪聲容限、高功率損耗及嚴格的PCB布局布線要求?；趯ι鲜鋈秉c的考慮，本文介紹了一種異步數據捕獲技術，它不使用DCM就可以實現數據恢復，所以能獲得更高的速度和性能。

1 設計原理與實現方案

基于FPGA實現SoftSerdes主要由四部分構成：時鐘產生單元、數據抽樣延遲線、數據恢復狀態機和輸出彈性緩沖器。圖1所示是SoftSerdes的實現原理圖。SoftSerdes基本的實現過程是用一個雙倍數據率(DDR)全局抽樣時鐘對多抽頭延時線的延時數據進行抽樣，它由數據恢復狀態機利用邊沿信息不斷的從多抽頭延時線中選擇有效抽樣，然后把正確的抽樣送給輸出彈性緩沖器。

1．1 時鐘產生單元

用一個320 MHz的時鐘可在雙邊沿抽樣數據并驅動數據恢復狀態機。對320 MHz時鐘進行5分頻得到的64 MHz時鐘可作為串并轉換和并串轉換并的行數據的讀寫時鐘。

1．2數據抽樣延遲線

抽樣延時線的構成如圖2所示。對每個通道的輸人數據均可利用8抽頭的延遲線進行異步抽樣。DDR操作時，每個通道有兩路延遲線：一個用來在上升沿抽樣；另一個用來在下降沿抽樣。每條延遲線都由8個配置為反相器的查找表構成，這樣既可保證上升和下降時間的對稱，也能保證抽樣數據之間的規則分布。但應注意：輸入單元的輸入節點必須以很小的skew到達兩條延遲線。