基于FPGA的無線同播頻率校準裝置的設計

其具體工作過程為：
(1)狀態為idle時，read置0，clk add[32∶0]清空，讀入level值。Level是計數判斷的基準，必須在計數前讀入。
(2)當收到auto_reset為高電平，狀態從idle轉至calculate開始脈沖計數。由于計數的頻率同時是FPGA的工作頻率，所以clk_add[32∶0]只需在calculate狀態下每個時鐘累加一次。
(3)auto_reset變為低時，狀態轉至judgment，將clk_add[32∶0]與所在級別的上下限對比，將結果通過judge[1∶0]輸出。
(4)狀態轉至readtime，將read置1，read信號告知分級控制模塊judge[1∶0]信號已經更新，要求讀取，當clk_add [32∶0]等于中心脈沖數，read不置為1，表示無需改變電壓值。
(5)狀態轉回idle。
2．3 電壓控制模塊設計
電壓控制模塊的接口信號包括：級別輸入level[2∶0]、調整方向輸入step、調整輸入load、就緒輸出ready、DAC接口輸出(sync、SClk和din)，還有輸入時fre_in和復位使能reset，模塊內部設寄存器data reg[23∶0]用于生成控制DAC的幀，max_24bits[4∶0]用于記錄當前是控制幀的第幾位輸出。每幀長度為24位，控制字包括：LDB、LDA選擇寫入通道，Buffer Select選擇寫入的寄存器，PDl、PD0選擇輸出阻抗模式，D15～D0為16位的DAC數據。其幀結構如圖4所示。

DAC8552采用SYNC、SCLK和DIN三線接口控制方式，從SYNC變低時開始寫入，SCLK產生寫時鐘，在SCLK下降沿數據被寫入DAC8552，SYNC必須在第24個下降沿后才重新拉高，否則寫入失敗。其時序圖如圖5所示