基于CPLD的多次重觸發存儲測試系統設計
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2．3 主要器件選型
該系統設計選用AD7492型A／D轉換器。該器件為12位高速、低功耗、逐次逼近式A／D轉換器。在5 V電壓，速率為1 MS／s時，其平均電流僅1．72 mA，功耗為8．6 mW；在5 V電壓和500 kS／s數據傳輸速率下，消耗電流1．24 mA，因此，該器件能夠滿足系統低功耗要求。由于該系統設計的存儲器總體容量為512 KB，因此選用l片容量為512 KB的N08T163型存儲器。并通過靜態存儲器時序配合實現自制的FIFO存儲器，功耗約為同類FIFO存儲器的1／10。系統設計的負延遲記錄l KB，選用128 KB容量的N02L163WC2A型存儲器。針對存儲測試系統功耗低，體積小，且控制邏輯較復雜的因素，MAX7000B系列的EPM7128BTCl44-4型CPLD作為控制器。該器件是高性能，低功耗的CMOS型CPLD，2500個可用邏輯門電路，引腳到引腳的傳輸延時為4．0 ns，系統工作頻率高達243．9 MHz。本文引用地址：http://www.104case.com/article/191772.htm
3 CPLD控制電路的設計
基于CPLD的多次重觸發存儲測試系統主要由A／D轉換器、存儲器、FIFO和控制器CPLD等組成，其中CPLD控制電路由時鐘、多次重觸發、FIFO地址發生、存儲器地址發生、存儲器計滿，電源管理和計算機通信等模塊組成，如圖2所示。
3．1 控制電路各模塊功能
(1)電源管理模塊 該模塊主要控制系統功耗。當系統處于休眠狀態時，只有Vcc對CPLD供電；當系統進入正常工作狀態時，Vcc，VDD和VEE同時供電，晶振工作，當采樣結束，系統關閉VEE，模擬部分進入休眠狀態，晶振停止工作。該模塊能夠滿足系統低功耗要求。
(2)時鐘模塊 晶振提供的4 MHz信號經4個二分頻器，分別得到2 MHz、1 MHz、500 kHz和250 kHz的時鐘信號，由這些信號組合得到A／D轉換器的采樣信號convst、FIFO的寫信號、A／D轉換器的讀信號ffwr_adread以及FIFO的推地址信號ff_dz，均為250 kHz。
(3)多次重觸發模塊 當外界多次重觸發信號m_tri到來后。經D觸發器產生的open信號變為高電平，計數器開始計數時鐘信號ff_dz，每計8 KB后停止計數，并產生清零信號clr對open信號清零，等待下次觸發信號。由時鐘信號ff_dz和open信號控制產生的時鐘信號clkl作為寫存儲器時的推地址信號和寫信號，open信號取反后接至存儲器使能端。
(4)FIFO地址發生模塊CPLD對FIFO的地址控制由時鐘模塊ff_dz信號產生，在時鐘信號ff_dz的下降沿開始推FIFO地址。
(5)存儲器地址發生模塊 多次重觸發模塊產生clkl信號作為存儲器的推地址信號m_dz推地址，將轉換數據寫入存儲器，寫滿8 KB后停止寫操作，等待下次觸發信號。存儲器存滿512。KB后停止推地址和寫操作，等待計算機讀數。讀數時，計算機每向CPLD發送1個讀數脈沖，地址信號向前推進1位，CPLD就從存儲器中對應的地址單元讀取1個數據。
(6)存儲器計滿模塊 當多次重觸發信號m_tri到來后，open信號變為高電平，計滿8 KB后變為低電平，等待下次觸發信號。因此用計數器計數open信號下降沿，計滿64個后存儲器滿信號tc變為高電平。
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