可實現快速鎖定的FPGA片內延時鎖相環設計

摘要：延時鎖相環(DLL)是一種基于數字電路實現的時鐘管理技術。DLL可用以消除時鐘偏斜，對輸入時鐘進行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內DLL的結構和設計方案，在其基礎上提出可實現快速鎖定的延時鎖相環OSDLL設計。在SMIC 0．25μm工藝下，設計完成OSDLL測試芯片，其工作頻率在20～200 MHz，鎖定時間相比傳統架構有大幅降低。
關鍵詞：延時鎖相環；FPGA；快速鎖定

微電子技術的持續發展使得FPGA具有更高的系統集成度和工作頻率。系統性能較大程度上決定于系統的時鐘延遲和偏斜。由于FPGA具有豐富的可編程邏輯資源及時鐘網絡，隨之而來的時鐘延遲問題使得用戶設計的性能大打折扣。FPGA中的DLL模塊可提供零傳播延時，消除時鐘偏斜，從而進一步提高了FPGA的性能和設計的靈活性。
PLL是常用的時鐘管理電路，主要是基于模擬電路設計實現的，而DLL主要是基于數字電路設計實現的。雖然在時鐘綜合能力上比PLL差，但由于具有設計仿真周期短，抗干擾性強，以及工藝可移植等特點，DLL非常適合在數字系統架構中使用，這也是FPGA采用DLL作為時鐘管理的原因。文中將介紹傳統FPGA片內延時鎖相環設計，并在此基礎上提出具有更快鎖定速度的新延時鎖相環架構OSDLL。

1 FPGA片內DLL結構及工作原理
1．1 DLL架構設計
圖1為FPGA片內DLL結構框圖。圖1中FPGA片內用戶設計的時序邏輯部分在布局布線后，位于芯片中部，相應的時鐘走線較長。為緩解時鐘緩沖、重負載時鐘線的大電容、線路的傳播延時等因素造成的時鐘偏斜，可以選擇使用DLL模塊進行時鐘優化管理。

圖1中，DLL主要由鑒相器(PD)、可調延時鏈、數字控制邏輯以及時鐘生成模塊組成。CLKOUT為DLL輸出時鐘，即時鐘生成模塊的輸出時鐘；CLKS為經過時鐘線后到達時序電路的偏斜時鐘；CLKFB即為CIKS，反饋時鐘CLKFB反饋回DLL。DLL的功能為通過在時域中調節CLKOUT的相位使得CLKFB與CLKIN同步，即消除時鐘偏斜。