基于FPGA的自適應譜線增強系統設計

TLC5510是TI公司的高速模／數轉換器，可以用于視頻處理、高速數據轉換等領域，它的轉換速率達到20 Mb／s，采用高速AD芯片是為了與FPGA的高速處理能力相匹配。EP2C8F256C6是Altera公司的生產的CycloneⅡ系列的FPGA，片內具有162 Kb的片內存儲器和36個18×18 b片內乘法器，可以用于實現復雜數字信號算法。片內存儲器基于流行的M4K存儲器塊，可以支持廣泛的配置方式，包括RAM，ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式等。片內乘法器是低成本數字信號處理(DSP)應用的理想方案。這些乘法器可用于實現通用DSP功能，如有限沖擊響應(FIR)濾波器、快速傅里葉變換、相關器、編／解碼器以及數控振蕩器(NCO)。EP2C8F256C6提供高級外部存儲器接口支持，允許開發人員集成外部單倍數據速率(SDR)、雙倍數據速率(DDR)、DDR2 SDRAM器件以及第2代4倍數據速率(QDRⅡ)SRAM器件。片內具有時鐘管理模塊，利用PLL實現片內時鐘合成，使數據處理速率遠高于信號采集速率，以滿足實時性要求。在FPGA內部首先實現TLC5510的采樣控制，采樣信號先要存人片內FIFO，當每次ALE算法迭代完成后，取出FIFO中的數據，更新處理數據。需要處理的數據經過信號延遲處理和LMS自適應濾波算法后得到譜線增強的信號。片內時鐘合成模塊為系統提供時鐘信號，利用片內PLL對晶振時鐘倍頻和分頻。為片內提供600 MHz時鐘和片外TLC5510以及RAM提供10 MHz時鐘。為了保證數據精度，經過ALE處理后的數據以16位二進制數字信號輸出。片外存儲器選用64K×16 b靜態RAM芯片CY7C1021V，它的讀／寫控制時序也由FPGA實現。
3．1 TLC5510的控制
TLC5510是8位高速模數轉換器，以流水線的工作方式進行采樣，在每一個時鐘周期啟動1次采樣、完成1次采樣，采樣在時鐘下降沿進行，經過2．5個時鐘周期后輸出轉換結果。設計中根據采樣時序，用狀態機來描述采樣控制過程，實現了采樣的控制。實現狀態交替的VHDL代碼如下：

3．2 采樣信號延遲
為了實現延時，FPGA片內開辟了3個緩沖區，分別是輸入、時延、權值緩沖區。采樣后的數據首先存入片內數據緩存FIFO，進入待命狀態。時延緩沖區實現△長度的時延，權值緩沖區儲存權值。其中，時延緩沖區和輸入緩沖區地址是連續的。時延緩沖區的長度由延遲△決定，輸入緩沖區和權值緩沖區的長度由權值的維數決定。緩沖區的實現是在VHDL語言編寫的程序中定義存儲數據的向量，這些數據向量的數據類型定義如下：

其中：ARRAY_N1BIF定義的是濾波器參數向量的數據類型；ARRAY_N1BITX定義的延遲后信號向量的數據類型；ARRAY_N1BIT定義的是輸入信號向量的數據類型；ARRAY_N2BIT定義的是譜線增強后信號向量的數據類型；W1是采樣數據的寬度，這里為8；Delay是延時長度；L是濾波器階數。