基于FPGA的UART設計與實現
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比較而言，UART發送器的設計相對容易，只要每隔一個發送周期并按照數據幀格式輸出數據即可，本文將對接收器的設計和實現做詳細說明，發送器的設計方法基本相同。
接收器的工作過程如下，在接收數據寄存器被讀出一幀數據或系統開始工作以后，接收進程被啟動。接收進程啟動之后，檢測起始位，檢測到有效起始位后，以約定波特率的時鐘開始接收數據，根據數據位數的約定，計數器統計接收位數。一幀數據接收完畢之后，如果使用了奇偶校驗，則檢測校驗位，如無誤則接收停止位。停止位接收完畢后，將接收數據轉存到數據寄存器中。
為確保接收器可靠工作，在接收端開始接收數據位之前，處于搜索狀態，這時接收端以16倍波特率的速率讀取線路狀態，檢測線路上出現低電平的時刻。因為異步傳輸的特點是以起始位為基準同步的。然而，通信線上的噪音也極有可能使傳號“1”跳變到空號“0”。所以接收器以16倍的波特率對這種跳變進行檢測，直至在連續8個接收時鐘以后采樣值仍然是低電平，才認為是一個真正的起始位，而不是噪音引起的，其中若有一次采樣得到的為高電平則認為起始信號無效，返回初始狀態重新等待起始信號的到來。找到起始位以后，就開始接收數據，最可靠的接收應該是接收時鐘的出現時刻正好對著數據位的中央。由于在起始位檢測時，已使時鐘對準了位中央，用16倍波特率的時鐘作為接收時鐘，就是為了確保在位寬的中心時間對接收的位序列進行可靠采樣，當采樣計數器計數結束后所有數據位都已經輸入完成。最后對停止位的高電平進行檢測，若正確檢測到高電平，說明本幀的各位正確接收完畢，將數據轉存到數據寄存器中，否則出錯。本文引用地址：http://www.104case.com/article/191633.htm
采用有限狀態機模型可以更清晰明確地描述接收器的功能，便于代碼實現。接收器的狀態轉換圖如圖3所示，為突出主要過程，圖中省略了奇偶校驗的情況。接收器狀態機由5個工作狀態組成，分別是空閑狀態、起始位確認、采樣數據位、停止位確認和數據正確，觸發狀態轉換的事件和在各個狀態執行的動作見圖中的文字說明。
在狀態機模型的基礎上，使用VHDL來描述接收器功能，其主要代碼如下：
實現用16倍波特率時鐘確定起始位的具體方法是設計兩個輸入數據位寄存器rxd1和rxd2，使用語句“rxd1=rxd；rxd2=rxd1；”接收數據并進行判斷。當檢測到rxdl=O并且rxd2=1時可以確定下降沿發生，連續7個時鐘rxd2=0即確定檢測到起始位，之后為了確保在數據位中央接收數據，同樣用16倍波特率時鐘對數據位進行采樣。接收數據的方法是設計一個寄存器rxd_buf(7 downto 0)，用語句“rxd_buf(7)=rxd2；rxd_buf(6 DOWNTO 0)=rxd_buf(7 DOWNTO 1)；”實現移位寄存器右移操作，執行8次后接收到一個完整數據。
1．3 波特率發生器設計
波特率發生器實質是設計一個分頻器，用于產生和RS 232通信同步的時鐘。在系統中用一個計數器來完成這個功能，分頻系數N決定了波特率的數值。該計數器一般工作在一個頻率較高的系統時鐘下，當計數到N／2時將輸出置為高電平，再計數到N／2的數值后將輸出置為低電平，如此反復即可得到占空比50％的波特率時鐘，具體的波特率依賴于所使用的系統時鐘頻率和N的大小。如系統時鐘頻率是40 MHz，要求波特率是9 600，則16倍波特率時鐘的周期約等于260個系統時鐘周期，則計數器取260／2=130時，當計數溢出時輸出電平取反就可以得到16倍約定波特率的時鐘。
使用VHDL來描述波特率發生器的完整代碼如下：
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