基于FPGA的CCD驅動設計

感光階段即A的上升沿階段，主要實現3個功能：感光陣列的電荷積累，幀存儲區到轉移寄存器的電荷轉移以及轉移寄存器向輸出放大器的電荷輸出(即行轉移)；轉移階段即A的下降沿階段，主要完成感光陣列所積累的電荷向幀存儲區的轉移(即幀轉移)，同時清空幀存儲區的無效電荷。其具體的工作過程分析如下：
在感光階段即A的上升沿階段，P1，P2，P3，P4保持不變，感光陣列和幀存儲區之間為阻斷態，兩者之間不會發生電荷轉移現象。但感光陣列接受外界光源照射會積累電荷，在電荷積累的同時，在讀出寄存器時鐘L1，2的控制下，會首先讀出一行電荷。當讀完第1行信號之后，會進行1次行轉移。在寄存器時鐘的控制下，寄存器時鐘M1中的信號會轉移給寄存器M2，然后再次轉移到寄存器M3，M4。行轉移時，讀出寄存器時鐘L1，L2不變，無像元信號輸出。在行轉移結束之后，進行第2行電荷的讀出；每讀出1行信號，進行1次行轉移，如圖3所示，如此循環1056次則感光階段完成。轉移階段即為門控時鐘A的下降沿階段，如圖4所示。幀轉移控制信號P1，P2，P3，P4與行轉移控制信號M1，M2，M3，M4相同，且一直有效。讀出寄存器時鐘L1，L2無效，不輸出數據。在幀轉移結束之后，進入感光階段，存儲區首先進行1次行轉移，開始信號的輸出，同時感光區像元進入電荷積累。這樣就構成了TH7888A工作的1個周期。
主時鐘脈沖周期定為50 ns，然后主時鐘通過4分頻產生L和R。L作為基礎波形會在以后產生和控制L1，L2和M類波形時使用，L的占空比為2：2，R的占空比為3：1。給L建一個循環記數器CL，它的范圍為0～1 065，在感光階段即A的上升沿階段當CL小于1057的時候L1=L其余階段L1為低電平，L1取反為L2；當1057CL1063時M1為高電平，其余階段為低電平；當l059CL1065時M2為高電平其余部分為低電平；同理可產生M3，M4。以上就完成了圖4所示波形的分析，然后用VHDL語言描述出來即可。接下面對圖3所示波形進行設計。由圖可知圖3波形前半部分是由圖4波形重復1056次組成的，所以需給M2也建立一個循環計數器記為CM，CM記數范圍為0～2111。當M2上升沿來時CM加1，若CM1056則為感光階段即A=1，若1056CM2011則為轉移階段即A=0。在轉移階段Ri=Mi，通過對clk進行8分頻設計可產生不同占空比的P類信號，一個周期的P類信號重復l056次后轉移階段完成，重新進入感光階段進行下一幀的處理。這樣CCD的1個工作周期就完成了。