PCB設計中的問題解析

28、在高速PCB 設計原理圖設計時，如何考慮阻抗匹配問題？

在設計高速PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系，例如是走在表面(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB 材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

29、哪里能提供比較準確的IBIS 模型庫？

IBIS 模型的準確性直接影響到仿真的結果。基本上IBIS 可看成是實際芯片I/O buffer 等效電路的電氣特性資料，一般可由SPICE 模型轉換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE 的資料是不同的，進而轉換后的IBIS 模型內之資料也會隨之而異。也就是說，如果用了A 廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS 不準確， 只能不斷要求該廠商改進才是根本解決之道。

30、在高速PCB 設計時，設計者應該從那些方面去考慮EMC、EMI 的規則呢？

一般EMI/EMC 設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(30MHz). 所以不能只注意高頻而忽略低頻的部分.

一個好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當的選擇PCB 與外殼的接地點(chassis ground)。

31、如何選擇EDA 工具？

目前的pcb 設計軟件中，熱分析都不是強項，所以并不建議選用，其它的功能1.3.4 可以選擇PADS 或Cadence 性能價格比都不錯。PLD 的設計的初學者可以采用PLD 芯片廠家提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。

32、請推薦一種適合于高速信號處理和傳輸的EDA 軟件。

常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往占據了70%的應用場合。在做高速電路設計，模擬和數字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優秀的。

33、對PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,IC10.bottomoverlay----同理multilayer-----如果你設計一個4 層板，你放置一個 free pad or via, 定義它作為multilay 那么它的pad 就會自動出現在4 個層上，如果你只定義它是top layer, 那么它的pad 就會只出現在頂層上。

34、2G 以上高頻PCB 設計，走線,排版,應重點注意哪些方面？

2G 以上高頻PCB 屬于射頻電路設計，不在高速數字電路設計討論范圍內。而射頻電路的布局（layout)和布線（routing)應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設計一些無源器件是通過參數化定義，特殊形狀銅箔實現，因此要求EDA工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor 公司的boardstation 中有專門的RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是agilent 的eesoft，和Mentor 的工具有很好的接口。