基于FPGA+DSP技術的Bayer格式圖像預處理

如圖2所示，每個移位寄存器FD和先入先出寄存器FIFO左側上端信號為時鐘輸入信號(上升沿有效)，左側下端信號為8位的像素信號。圖像矩陣的采集流程為：8位的圖像信號送到第1個FD，然后經過移位操作從第3個FD存入左邊第1個FIFO，存入一行圖像數據后，等第2行圖像數據送達時，第2行的圖像數據經過移位操作從FD存入左邊第1個FIFO，同時存儲在第1個FIFO的數據開始讀出到第4個FD，再經過移位操作存入第2個FIFO，等待兩行圖像數據都存儲后，當第3行圖像數據送達至第3個FD，同時后面2個FIFO分別讀出前兩行的前3個圖像數據時，就可以從FD和FIFO的輸出端口讀取到1個3x3的圖像數據矩陣：3x3矩陣第1行從左到右的數據為ABC，第2行的數據從左到右為DEF，第3行的數據從左到右為GHI。
CMOS圖像傳感器采集的圖像大小固定為2 592x1 946x12 bit的Bayer圖像，FPGA先用一個12位輸入8位輸出的移位寄存器取圖像的高8位，再利用FD-FIFO得到3x3的圖像矩陣，然后可以根據雙線性插值法計算圖像的RGB信號。雙線性插值法雖然算法簡單，且易于實現，但是存在邊界效應。系統對邊界效應做了如下的處理方法：對圖像四周全部補零，即先將圖像擴展成2 594x1 946大小，然后計算得到2592x1 944大小的圖像，這樣得到的圖像仍是完整尺寸。只需在運算的時候，針對不同四周特殊的像素采用裁減的公式(系統中不產生零像素，只是對計算公式中相應邊界元素補零)。過程如下：
第1行圖像讀入第1個FIF0后，第2行圖像開始讀入左邊第1個FD的時候，開始計算第1行RGB數據，這時候第2個FIFO沒有數據，相當于在第1行的數據前面補零。第1 944行圖像讀入第1個FIFO后，第1 943行圖像讀入第2個FIFO的時候，開始計算最后1行(第1 944行)，這時候第1個FD已經沒有數據讀入，相當于在第1 944行的數據后面補零。由于FD具有延時效應，所以在讀寫時，前1個FIFO開始讀寫時，再經過延時2個時鐘周期，才到達后1個FIFO，所以相鄰的FIFO讀寫使能信號要間隔2個時鐘周期。
對列的操作也是如此，每一行的第1個元素讀出到B、E、H位置時開始計算，這樣每一列的第1個元素前相當于是零元素。每一行的最后一個元素讀出到B，E，H位置時開始計算，這樣每一列的最后一個元素后相當于是零元素。