FPGA 電路動態(tài)老化技術(shù)研究

　　主串模式電路連接圖見圖1。

圖1 FPGA 配置主串模式連接圖

　　系統(tǒng)或芯片上電后，信號引腳PROG_B被拉低，FPGA的配置RAM存儲器清空；同樣，PROG_B上的邏輯低電平將會復(fù)位配置邏輯，并使FPGA 保持在清空配置存儲器狀態(tài)。只要PROG_B 引腳保持低電平，則FPGA 將繼續(xù)清空它的配置RAM存儲器，并使INIT_B 信號保持為低電平以表明配置在被清空。

　　當(dāng)PROG_B被釋放時，F(xiàn)PGA將繼續(xù)使INIT_B保持低電平，直到完成清空所有的配置存儲器。FPGA 在INIT_B信號的上升沿檢測其模式引腳M0、M1、M2。

　　INIT_B 信號變?yōu)楦唠娖胶螅渲镁涂梢蚤_始了，不需要額外的暫停或等待周期。但是，配置過程不必在INIT_B 變化之后就立即開始。配置邏輯只有當(dāng)位流的同步字被載入時才開始處理數(shù)據(jù)。當(dāng)上電清除配置RAM存儲器后，INIT_B信號引腳變高電平，可以開始載入配置數(shù)據(jù)：標(biāo)準(zhǔn)的位流首先是引入空閑字FFFFFFFFh，其次是同步字AA995566h，然后是一些配置控制信息，緊跟其后的才是真正的位流數(shù)據(jù)幀和相關(guān)的CRC；位流的最后是CRC 校驗和啟動芯片進(jìn)入工作態(tài)。FPGA 電路配置流程圖如圖2 所示。

圖2 FPGA 電路配置流程圖