基于FPGA的32位ALU軟核設計
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2．3 乘法模塊
比較好的帶符號數的乘法是布斯(Booth)算法。但是本模塊既要實現有符號數運算，也要實現無符號數運算，用Booth算法反而復雜。綜合考慮邏輯資源的使用和速度兩個方面的因素，本設計采用下面的算法：不管是有符號數還是無符號數乘法，都轉換成無符號數相乘，最后根據需要對計算結果進行轉換。如果是無符號數相乘，乘積不作變化。如果是有符號數相乘，只有兩位乘數符號不一樣時才對乘的結果做處理，否則結果不變。乘積處理的方法是將乘積取反加1。假設乘數是32位數a，b，乘法主要通過移位和加法組成，設a=a31，a30…a0，如果ai=1則b向左移i位且右邊添i個0，否則b不作變化，a中有多少個1就要進行多少次移位操作，最后將所有移位值相加既得a×b的值。乘法的仿真圖如圖3所示。仿真結果表示設計完全正確。32位有符號和無符號數乘法模塊占用邏輯資源不到800 LE，且由于各種移位并發進行，故速度較快。本文引用地址：http://www.104case.com/article/191340.htm
2．4 除法模塊
目前運用VHDL進行乘法運算的研究較多，而除法只有少數學者研究。文中綜合考慮速度和資源的占用，采取下列算法實現：對于32位無符號被除數a，先將a轉換成高32位是0低32位是a的數temp_a。在每個周期開始時temp_a向左移動一位，最后一位補0，然后判斷temp_a的高32位是否≥除數b，如是則temp_a的高32位減去b并且低32位加1，得到的新值仍賦給temp_a。如不是直接進入下一步。上面的移位、比較、減法要進行32次，經過32個周期后，運算結束，所得到的temp_a的高32位為余數，低32位為商。
對于32位有符號數的除法，采用的算法是將被除數與除數均變成無符號的32位數，緊接著的計算過程與無符號數除法一樣，只是需要判斷商和余數是正數還是負數。令
，如果d=0則被除數與除數同為正數或者負數，最終商為正數。如果d=1說明被除數與除數符號相反，最終商為負數。被除數是負數時余數為負，否則為正。最后根據d的值對商作處理；如果d=0商不需任何處理，如果d=1則將商取反加1才是正確的結果。余數的調整則根據被除數的符號位進行。
3 結束語
文中在FPGA芯片上，利用VHDL語言設計了功能強大的32位ALU。由于ALU是CPU的重要組成部分，各類系統中都不可避免地需要ALU，因此本設計的應用泛圍較廣。
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