基于FPGA的高階音頻均衡濾波器設計

輸入序列緩存模塊輸出的數據y1～y4和濾波器系數存儲陣列輸出的相應系數h1～h4在該模塊進行乘累加運算。每256個時鐘周期，計算完1個采樣點數據的4個部分y1’～y4’，由鎖存器鎖存，經兩級流水線加法器后得到最終濾波結果y，然后將累加器清零，開始準備下個采樣點數據的計算。其中，鎖存器的鎖存時鐘及乘累加器的清零信號都由輸入序列的寫使能wren經過相應的延時處理后得到。

3 仿真結果
對設計的均衡濾波器進行綜合編譯，編譯報告如圖9所示。

可見該1 024階FIR均衡濾波器在EP1C3系列FPGA內得以實現，僅占用其約70％的邏輯資源和約50％的存儲空間。為了驗證該設計功能，將濾波器系數利用存儲器初始化文件進行初始化，存儲的系數如圖10所示。

為了直觀驗證，輸入序列x取為δ序列，即x中只有1個數據為1，其它為0。根據濾波器及卷積的相關知識，輸出結果y=x*h=δ*h=h，即為濾波器系數。仿真結果如圖11所示。

輸入序列x只有1個采樣時鐘周期為數據1，其它全為0，fout為輸出的濾波結果?？梢娊Y果為-1～-16的重復數據，與圖10所示的濾波器系數一致，濾波器工作正常。

4 結束語
利用EP1C3約70％的邏輯單元及約50％的存儲空間，設計了1024階FIR數字濾波器，并通過重載系數，可實現多種頻率響應的均衡特性，實現了簡易數字均衡濾波器的功能，達到了設計目標。