優化FIR數字濾波器的FPGA實現
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如果只有個數不多的數據相加時，采用CSA器件不管是在電路面積和時序特性上都沒有優勢。但當多個數據相加時，CSA加法器就能在電路面積和時序特性上體現出它的優越性。樹型加法器結構的關鍵特性在于利用不規則的樹形結構對所有的準備好輸入數據的運算及時并行處理，大大節省了計算延時，尤其是在多個數相加的情況下；缺點是其邏輯結構形式不規整，在VLSI設計中對布局布線的影響較大。本文用CSA加法器為單元組成樹型結構，設計出一種如圖4所示的快速加法器結構。由CSA加法器樹組成的樹型加法器中調用5個CSA加法器和一個普通加法器。R(0)～R(15)為前一級乘法器的16個輸出。在整個加法過程中，CSA加法器在電路實現上本身就具備快速、面積小的特點，再加上樹型結構的特點，使整個加法器在實現速度上進一步提升。同時整個加法過程能夠滿足最嚴格的時序要求，因為CSA電路只在最后的時間內執行進位加法，也就是由構成樹的最后一級的Normal Adder(進位加法器)執行進位加法。通常在大部分的應用上會有一段足夠的時間允許執行進位加法的時間延遲。本文引用地址：http://www.104case.com/article/191217.htm
4 結語
本文以FIR在FPGA中的實現結構為基礎，研究了提高乘法器性能的途徑，并實現了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規模，使得該乘法器的設計適合工程應用及科學計算，在加法器實現上提出了一種結合了CSA加法器和樹型結構的新型實現結構。利用以上兩部分，成功設計了一個16階FIR濾波器，并且達到了高速的目的，但在實現面積上還有待優化。
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