基于FPGA的電梯控制系統設計
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系統重啟時(res=1)，進入空閑狀態(Idle)，空閑狀態下，輸出信號posit=up=down=open=0，當輸入信號goto為0時，保持空閑狀態；當goto信號不為0時，進入上升狀態(Stop)。當第一層上升信號觸發時，進入停止狀態。停止狀態下，open信號上升沿觸發電梯開門；up=down =0，posit=goto。在電梯開門延時期間(dooropen=1)，保持停止狀態；當電梯門關上時(dooropen=0)，判斷下一站樓層，若大于目前樓層，進入上升狀態，若小于目前樓層，進入下降狀態。上升狀態下，up=1，updown=01，posit=goto，觸發電機控制模塊拖拽電機上升。樓層達到信號，使系統進入停止狀態。下降狀態同理。本模塊接口信號如表2所示。本文引用地址：http://www.104case.com/article/190999.htm
模塊3：電機控制模塊
本模塊輸入信號有：上升觸發信號(up)、下降觸發信號(down)、所在樓層(posit)以及下一站樓層(goto)，輸出信號：4個位不同相位的電機驅動信號。模塊由升降信號觸發，經電機狀態控制器，產生4個相位的電機驅動信號P[3：0]，輸出至電機驅動電路，其頻率決定電機轉動，其相位決定電機的轉動方向。P[3：0]的各頻率信號由分頻器模塊提供。
模塊4：顯示模塊
本模塊功能用于電梯所在樓層(posit)、電梯運行狀態(updown)的七段碼顯示或LED顯示。以及超載信號(over)的報警和顯示。
模塊5：門控模塊
本模塊用來控制電梯門狀態，由輸入門控信號open信號觸發開門(doorstat=1)，經過延時，電梯門自動閉合(doorstat=0)。所超載(over=1)，則電梯門不合，電梯保持開門狀態，直到超載信號清除。
模塊6：分頻模塊
分頻模塊用來對系統時鐘信號分頻，產生向電機控制模塊提供的各頻率信號。
3 仿真驗證
本設計頂層采用模塊化設計，各模塊采用VerilogHDL硬件描述語言。自頂向下的設計方式，便于程序查錯、升級、改進，本設計稍加修改，即可實現任意樓層電梯控制。對所設計程序進行分析、編譯、綜合、布線后產生的電路進行功能仿真和時序仿真，均可獲得符合設計要求的邏輯值。時序仿真波形如圖4所示。
由圖4可以看出：控制器始終能有效存儲各樓層請求信號，能按照方向優先、循環次序執行各樓層請求。各信號狀態符合設計要求。信號延時為10 ns級，在允許范圍內。
本設計硬件實現采用康芯KX_7CH最小系統版。程序經引腳鎖定并編程下載到器件，經測試，邏輯完全正確，達到設計要求。
4 結論
基于FPGA的數字電路設計方式在可靠性、體積、成本上的優勢是巨大的，它已經成為實現數字電路的主要手段之一。本文設計的四層電梯控制器，稍加改進即適合于任意樓層，靈活性強，運行可靠，具有很強的適應性和實用性。
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