基于CPLD的線陣CCD驅動電路設計

摘要 論述了線陣CCD驅動電路的工作原理和現狀，選擇基于CPLD驅動線陣CCD工作的方案。采用MAXⅡ器件的EPM240T100C5N為控制核心，以TCD1500C為例，設計了基于CPLD的線陣CCD驅動電路，完成了硬件電路的原理圖的設計，并實現了軟件調試。通過QuartusⅡ軟件平臺，對其進行了模擬仿真。實驗結果表明，設計基于CPLD的線陣CCD驅動電路能夠滿足CCD工作所需的驅動脈沖。
關鍵詞 線陣CCD；復雜可編程邏輯器件；驅動時序；硬件描述語言

如何實現高精度的運動裝置角度和位移測量，一直是系統或設備設計中需要解決的關鍵技術之一。隨著半導體微電子技術的迅猛發展，各種新型器件不斷涌現，其中線陣CCD(Charge Coupled Devices)電荷耦合器件因其所具有的高精度、無接觸、高可靠性等優點，應用越來越廣泛。

1 總體方案設計
線陣CCD一般不能直接在測量裝置中使用，因此CCD驅動信號的產生及輸出信號的處理是設計高精度、高可靠性和高性價比線陣CCD驅動模塊的關鍵。
傳統驅動CCD的設計方法使CCD的工作頻率較慢，信號輸出噪聲增大，不利于提高信噪比，不能應用于要求快速測量的場合。而用可編程邏輯器件CPLD進行驅動，則可提高脈沖信號相位關系的精度，以及提供給CCD驅動脈沖信號的頻率，而且調試容易、靈活性高。目前，在工業技術中，多采用基于CPLD的驅動電路實現線陣CCD的驅動。系統框圖如圖1所示。

2 硬件設計
2．1 CPLD的硬件電路的設計
以CPLD(Complex Programmable Logic Device)器件為核心，設計線陣CCD的驅動電路。然后在其基礎上擴展，選擇其他元器件，設計出與其相配套的電路部分，經調試后組成硬件系統。
CPLD的電路由5部分組成，有源晶振向EPM240T100CSN的U1A的IO／GCLK0口輸入時鐘脈沖CLK0，提供了CPLD工作的時鐘脈沖，因為時序邏輯的需要。U1C從JTAG端口中下載程序，U1B的52、54、56、58口輸出脈沖信號。U1D管腳接3． V電壓，U1E管腳接地。電路原理如圖2所示。