基于FPGA的網(wǎng)絡圖像采集處理系統(tǒng)設計

摘要：介紹一種基于FPGA的網(wǎng)絡圖像采集處理系統(tǒng)設計，該系統(tǒng)采用單片FPGA，實現(xiàn)了圖像的采集、壓縮和網(wǎng)絡傳輸功能，具有體積小，集成度高，算法升級靈活方便的特點。詳述了模塊的圖像采集邏輯、RAM控制邏輯、壓縮算法邏輯和網(wǎng)絡傳輸功能的實現(xiàn)方法。測試結果表明，系統(tǒng)運行穩(wěn)定，性能滿足要求。
關鍵詞：FPGA；圖像壓縮；網(wǎng)絡傳輸；JPEG

0 引言
隨著網(wǎng)絡技術的發(fā)展，網(wǎng)絡化儀器以結構簡單，機動靈活，吞吐率高和成本低等優(yōu)點而越來越受到重視，并在軍用自動測試裝備中得到廣泛的應用。隨著武器裝備圖像制導技術的廣泛應用，需要對圖像質量等進行評價，因此研制基于網(wǎng)絡的圖像采集處理系統(tǒng)，對提高自動測試裝備的綜合能力具有重要意義。由于FPGA在流水線并行處理數(shù)據(jù)上具有強大優(yōu)勢，具有集成度高，體積小，可靈活配置等優(yōu)點，在圖像處理領域得到廣泛應用。本文介紹一種基于單片F(xiàn)PGA實現(xiàn)圖像采集、處理和網(wǎng)絡傳輸?shù)脑O計方案。

1 總體設計
總體框圖如圖1所示，系統(tǒng)采用Altera公司推出的StratixⅡ系列EP2S60F484型號FPGA作為圖像采集處理和網(wǎng)絡傳輸?shù)暮诵模曨lA／D采用ADV7181B芯片，支持PAL，NTSC和SECAM多種制式視頻輸入。圖像采集處理在FPGA內部實現(xiàn)，主要有3部分，分別為圖像采集模塊、RAM控制模塊和JPEG編碼器。NiosⅡ處理器作為主處理器，主要是通過I2C模塊對ADV7181B進行配置，控制JPEG編碼器和實現(xiàn)圖像的網(wǎng)絡傳輸功能。

2 主要功能模塊設計
2．1 圖像采集模塊
圖像采集模塊主要實現(xiàn)圖像信號檢測和圖像裁剪的功能。
CCD攝像頭輸出的視頻信號經(jīng)過ADV7181B芯片解碼，輸出符合ITU-R BT．601標準的數(shù)據(jù)流。圖2所示為ADV7181B輸出的行同步信號參數(shù)和YCrCb信號時序圖。當輸出“FF 00 00 XY”時，表示有效圖像數(shù)據(jù)的開始或者結束。其中XY[4]=0表示圖像數(shù)據(jù)開始信號(SAV信號)；XY[4]=1表示圖像數(shù)據(jù)結束信號(EAV信號)；XY[6]=0表示奇場信號；XY[6]=1表示偶場信號。通過檢測EAV和SAV信號，分奇偶場提取有效的圖像數(shù)據(jù)。

根據(jù)輸出圖像大小的不同要求，需要對圖像進行裁剪。構造一個裁剪檢測電路，如圖3所示。利用像素時鐘和水平同步信號、垂直同步信號進行計數(shù)，根據(jù)圖像輸出大小要求，設定比較器數(shù)值，當行列有效計數(shù)的數(shù)值在比較器設定的范圍之內，檢測電路使RAM處于寫使能狀態(tài)，把圖像數(shù)據(jù)存入RAM。系統(tǒng)默認的圖像輸出大小是720×576像素，如果圖像輸出大小為512×512像素，那么行有效計數(shù)中的比較器數(shù)值分別為52和308，提取奇場和偶場中的第53行到第308行數(shù)據(jù)。同理，列有效計數(shù)中比較器分別為16和272。