基于DSP與FPGA的四軸運動控制器設計與研究
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為增強抗干擾性，DSP通過以太網控制器RTL8019AS與上位機連接，RTL8019AS內部含有一個16 KB的SDRAM，DSP通過外部存儲器接口對其進行讀寫來接收上位機的命令或向上位機傳送反饋信號。在數據處理過程中要占用大量的存儲空間，DSP內部僅含有18K×16 b的SARAM和128 K×16 b的FLASH，存儲空間顯得過小，所以通過外部接口擴展了256K×16 b RAM和512K×16 b FLASH，RAM和FLASH芯片分別選擇IS61LV25616 AL、SST39VF800，它們都具有接口簡單、讀寫速度快等優點。SCI模塊用于擴展RS 232串行通信接口，串口芯片使用MAX 3232。
運動控制器所需電壓為5 V，3．3 V，1．8 V，1．2 V。輸入電壓5 V，分別采用穩壓芯片LM1085IS3．3，LM1117-1．8將其轉換成3．3 V和1．8 V，由于TMS320F2812的I／O電壓3．3 V要先于內核電源上電，所以1．8 V要由3．3V降壓得到，以確保上電次序。1．2 V是FPGA內核所需電壓，由穩壓芯片LM317S穩壓得到，LM317S的輸出電壓范圍為1．2～25 V，復位電路采用SP708低功耗微處理器監控器件，此器件有眾多的組件，有效的增強了系統的可靠性及工作效率。
3 FPGA模塊設計
FPGA用于軸資源的擴展，當接收到DSP中的規劃位置后，在軸資源中對其進行變換處理，輸出到伺服控制器中，伺服控制器將規劃位置與編碼反饋的計數位置進行比較，獲得跟隨誤差，并通過伺服控制算法得到實時的控制量，將控制量傳遞給D／A轉換器，由D／A轉換器轉換成控制電壓輸出。
EP2C8F256C6是ALTERA公司CycloneⅡ系列芯片，其特點為高性能低功耗，內核供電電壓為1．2 V，8 256個邏輯單元(LEs)，182個用戶I／O口(項目中使用了157個I／O口)，165 888 b的內部RAM，嵌入了18 b的乘法器，每個乘法器又可拆成2個9 b的乘法器，芯片內部含有2個鎖相環(PLL)，8個全局時鐘(Global Clocks)。該芯片所具有的邏輯單元數、頻率和用戶I／O口等都能很好的滿足設計需求。FPGA的外圍模塊擴展如圖3所示。本文引用地址：http://www.104case.com/article/190768.htm
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