基于EDMA的FPGA與DSP圖像傳輸?shù)脑O(shè)計與實現(xiàn)
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4 實驗結(jié)果
DSP提供給FPGA的時鐘為100 MHz，傳輸一幅320×256的圖像需要約為0．8 ms。傳輸速度較快，可以滿足圖像快速傳輸以及實時處理的要求。TI的開發(fā)平臺CCS可以觀察存儲器中的數(shù)據(jù)，并把收到的存在存儲器中的數(shù)據(jù)顯示成圖像，從而可以驗證傳輸?shù)恼_性以及穩(wěn)定性。數(shù)據(jù)源為模擬圖像時，相機(jī)拍攝的原始圖像和DSP收到的圖像如圖5和圖6所示。本文引用地址：http://www.104case.com/article/190722.htm
數(shù)據(jù)源為數(shù)字信號時，原始圖像為14位數(shù)據(jù)，TI的仿真平臺只能顯示8位圖像，所以DSP中收到的圖像數(shù)據(jù)只能以高8位進(jìn)行顯示，但會丟掉圖像的一些細(xì)節(jié)，圖像整體偏暗。由于系統(tǒng)采用的數(shù)字圖像由中波紅外熱像儀采集，由于視場差別，原始圖像無法采集。圖7為提取高8位圖像數(shù)據(jù)顯示的圖像。
圖5～圖7中的圖像經(jīng)過多次傳輸驗證，沒有出現(xiàn)錯誤的圖像。說明該系統(tǒng)實現(xiàn)的圖像數(shù)據(jù)傳輸滿足圖像實時處理的速度要求以及可靠性要求。
5 結(jié)束語
介紹了一種FPGA向DSP的數(shù)據(jù)傳輸方法，描述了EDMA的特點以及由其控制的數(shù)據(jù)傳輸?shù)膶崿F(xiàn)過程。所介紹的方法在開發(fā)的實驗平臺上，進(jìn)行了驗證。文中介紹了FPGA向DSP的傳輸，更改EDMA的源地址與目的地址及相關(guān)參數(shù)可以實現(xiàn)DSP向FPGA的數(shù)據(jù)傳輸。
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