基于FPGA的循環冗余校驗實驗系統的實現
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三、系統具體設計
1、CRC編解碼的設計
本系統最主要的部分是CRC編解碼的設計。
首先來討論編碼的設計。本文設計完成12位信息位加5位CRC校驗位的通信系統的發送和接收，CRC模塊的端口的數據定義如下：
sdata：12位待發送的信息 datald：sdata的裝載信號
error：誤碼警告信號 datafini：數據接收完成
rdata：接收模塊接收的12位有效信息數據
clk：時鐘信號
datacrc：附加5位CRC校驗碼的17位CRC嗎，在生成模塊發送，被接收模塊接收
hsend、hrecv：生成、檢錯模塊的握手信號，協調相互之間的關系
設計的總體思路：首先裝載信息位12位數據，取出其中的高6位與生成多項式系數作異或運算，得到的結果取其低5位與原來信息碼的低6位并置并在其后補上一個”0”，補足12位，再與生成多項式做同樣的異或運算，連續作7次這樣的運算，最后得到的異或結果就是CRC校驗位。這樣通過巧妙的移位運算實現多項式的相除運算。
部分程序代碼的實現如下：
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