FPGA的機載合成孔徑雷達數字信號處理機接口板卡的

機載合成孔徑雷達(Synthetic Aperture Radar,簡稱SAR)是以“合成孔徑”原理和脈沖壓縮技術為理論基礎,以高速數字處理和精確運動補償為前提條件的高分辨率成像雷達對于機載合成孔徑雷達成像處理來講,僅有目標的原始回波數據是不夠的,還必須獲得雷達和載機的參數另外,為了滿足信號處理機實時處理的要求,要求輸入到處理機的各種數據符合處理機成像處理的數據格式這樣,處理機在獲得數據幀后就可以直接進行成像處理而不必再有格式轉換的開銷但是 目標的原始回波數據與雷達和載機的參數數據來自兩個不同的設備它們的數據格式和時序都是由各自的設備確定的,因此信號處理機便面臨著與外圍設備接口的問題

1 系統功能

在本機載合成孔徑雷達系統中,進出接口板卡的數據流包括數據采集設備輸入的原始回波數據監控設備輸入的雷達和載機的參數數據以及輸出到處理機的成像處理數據它們有如下特點:①輸入數據流的速度和時序不匹配數據采集設備和監控設備是兩個異步的系統,它們都有自己的定時控制電路,以自己的速度傳輸數據②輸入輸出數據流的信息格式不匹配數據采集設備輸入的原始回波數據和監控設備輸入的雷達和載機的參數數據采用FPDP協議傳輸,接口板卡輸出到處理機的數據采用Link口傳輸協議進行傳輸

考慮到進出接口板卡數據流的特點和雷達系統對接口板卡的控制要求,接口板卡要具有如下功能:

(1)設置數據的緩沖存儲邏輯,以適應不同設備之間的速度差異和時序差異;

(2)進行信息格式轉換,將目標的原始回波數據與雷達和載機的參數數據打包,插入相應的幀信息形成處理機要求的數據幀,并控制數據流的走向;

(3)實現PCI接口,能夠產生PCI中斷;

(4)具有在線自檢測功能

2 系統硬件結構設計

為了簡化系統硬件設計,增加系統的靈活性,采用FPGA芯片實現系統要求的數據格式轉換打包分發和邏輯控制功能數據緩存采用硬件FIFO和軟件雙口RAMPCI接口采用專用接口芯片實現硬件FIFO和軟件雙口RAM的寫時鐘分別由各自的FPDP接口提供,其它時鐘由接口板上的晶振提供系統的硬件結構框圖如圖1所示

2.1 輸入數據流的緩存方案

為了適應處理機與數據采集設備和監控設備之間的速度差異,解決速度不匹配問題,需要將輸入的數據先進行緩存數據采集設備送入的原始回波數據每幀的數據量比較大,接口板卡上設計了硬件FIFO作為原始回波數據的緩存器,FIFO的讀寫使能由FPGA編程控制,寫時鐘由FPDP接口提供,讀時鐘由接口板卡上的晶振提供數據采集設備和監控設備是兩個異步的系統,雷達參數數據流和原始回波數據流之間沒有同步關系,一幀雷達參數數據對應幾幀原始回波數據,因此設計中用雙口RAM作為雷達參數數據的緩存器另外,每幀雷達參數的數據量比較小,本設計在FPGA內利用參數化的模塊庫(Library of Parameterized Modules,簡稱LPM)中的lpm_ram_dp編程實現雙口RAM,簡化了硬件設計

2.2 PCI接口設計

實現PCI接口的方案一般有兩種:采用可編程邏輯器件和采用專用總線接口器件采用可編程邏輯器件實現PCI接口的最大好處是比較靈活,缺點是設計難度較高,開發周期較長采用專用接口器件實現雖然沒有采用可編程邏輯器件實現那么靈活,但能夠有效地降低接口設計的難度,縮短開發時間本系統采用專用接口器件PCI9052實現接口板卡的PCI接口

接口板卡的硬件資源為映射到FPGA內部寄存器的I/O映射空間和一個中斷源PCI9052提供5個局部地址空間,選用Space0作為接口板的地址空間,分配16個8位地址同時設置相應的初始化,PCI配置寄存器中的PCIBAR2設置為0XFFFFFFF0,向系統請求分配內存的數量為16設置局部地址空間的范圍為0X01000000~0X01000010PCI9052提供兩個局部中斷源,選用LINTi1FPGA提供電平觸發中斷信號,因此PCI9052的中斷觸發模式設置為電平觸發利用PCI9052的局部設備片選信號CS0#作為FPGA的片選信號CS0#片選信號的起始地址和地址范圍由CS0 Base Address寄存器的設置值0x01000011決定,即起始地址為1000000h,地址范圍為20hPCI9052寄存器的初始值由串行EEPROM提供,在PCI9052加電后讀取EEPROM必須采用支持連讀功能的芯片,本設計中采用FairChild Semiconductor公司的93CS46N

2.3 FPGA的配置設計

本設計為FPGA提供了兩種配置方式:主動串行配置和被動串行配置

主動串行配置由EPC2向FPGA器件輸入串行位流的配置數據在該配置方式下,一直由FPGA控制著配置過程在加電過程中,FPGA檢測到nCONFIG由低到高的跳變時,就開始準備配置FPGA將CONF_DONE拉低,驅動EPC2的nCS為低,而nSTATUS引腳釋放并由上拉電阻拉至高電平使能EPC2此后,EPC2就用其內部振蕩器的時鐘將數據串行地從EPC2DATA輸送到FPGADATA0當配置完成后,FPGA釋放CONF_DONE,將EPC2與系統隔離

被動串行配置由編程硬件通過ByteBlaster配置ByteBlaster產生一個由低到高的跳變送到nCONFIG引腳,然后由編程硬件將配置數據送到DATA0引腳,該數據鎖存至CONF_DONE變為高電平為止當CONF_DONE變成高電平時,用DCLK的10個周期初始化FPGA,器件的初始化由下載電纜自動執行

為了兩種配置方式共存,設計中用撥碼開關將EPC2與FPGA和ByteBlaster的下載電纜插座隔離當用被動串行方式配置時,撥碼開關斷開,由上位機通過ByteBlaster下載電纜加載FPGA當用主動串行方式配置時,撥碼開關接通,由EPC2加載FPGA電路圖如圖2所示