利用C語言對FPGA計(jì)算解決方案進(jìn)行編程方法介紹

3 對環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對FPGA的實(shí)現(xiàn)進(jìn)行可靠的模擬。利用設(shè)計(jì)輸出與C軟件仿真輸出的比較來測試精度，同樣也可得到FPGA處理器上真實(shí)運(yùn)行速度的報(bào)告。通常，進(jìn)行結(jié)構(gòu)塊仿真有助于找到設(shè)計(jì)中的問題，因?yàn)檫@些塊在重組后可以確定總體的運(yùn)行效果。可在仿真過程中做進(jìn)一步的調(diào)整，如利用流水線在每個時鐘周期內(nèi)進(jìn)行單輸入單輸出的測試，或?qū)⑻幚磉^程細(xì)分到更多的并行數(shù)據(jù)流中直到FPGA的資源利用率達(dá)到100%。此外，在硬件編譯時也能發(fā)現(xiàn)算法的最慢點(diǎn)并對其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。利用軟件，進(jìn)一步調(diào)整可獲得更好的性能。然而，精確調(diào)整帶來的性能增益卻會下降。通過簡單的增加FPGA非常具有成本效益。并不需要使設(shè)計(jì)完美化，因?yàn)榛谶@些結(jié)果的設(shè)計(jì)可以在任何時候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設(shè)計(jì)編譯到硬件里并激活數(shù)據(jù)流管理(DSM)，以便將數(shù)據(jù)流送到FPGA處理器板而不是仿真器中。

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