基于CPLD技術的看門狗電路設計
加入技術交流群
看門狗電路的設計
其中，CLKIN為32762Hz方波信號，CLR為分頻器清零端，TIMECLK為32分頻器的輸出端。由該圖可見，當CLR為低電平時，分頻器工作，CLR為高電平時，分頻器清零。
3．2 計數定時電路
該電路是看門狗的核心電路，其功能由圖1中的U5 COMP宏單元來完成，該宏單元由一個8位的二進制計數器、一個8位的寄存器和一個8位的比較器組成。其中8位寄存器的初始值為0FFH，也可通過AD BUS的8位數據口和WR DOG片選口進行置數。當1024Hz方波進入8位計數器進行計數時，比較器同時會將計數器的計數值與寄存器相比較，一旦兩者相等，比較器將產生一個REST高電平，禁止計數脈沖輸入同時打開復位電路中的計數器。仿真波形如圖3所示。
計數定時電路本文引用地址：http://www.104case.com/article/190399.htm
其中RESTCLKIN為1024Hz基準時鐘輸入端。CLR為8位計數器清零端。WR為8位寄存器的片選鎖存端（上升沿鎖存）。DATA7為8位數據總線，用于預置8位寄存器。REST為復位輸出端，提供高電平以保證系統復位。
3．3 復位延時電路
該電路的功能由U3 DELAY12MS宏單元來完成，目的是在REST信號產生后，使其保持在10ms以上的穩定高電平，以保證可以實現系統可靠地復位，并在延時結束后產生一個高電平將所有宏單元計數器清零。仿真波形如圖4所示。
其中，CLKIN為1024Hz基準時鐘脈沖，當U5＿COMP宏單元REST輸出為高電平時被允許輸入U3＿DELAY12MS宏單元。當計數器計為12時，U3＿DELAY12MS宏單元CLRALL端產生一個高電平，通過32768Hz的脈沖鎖存到D型寄存器中，D型寄存器的輸出端將會把所有計數器清零，使U5＿COMP宏單元中比較器的輸出端為“0”，從而結束復位。
4 結束語
目前，本人在所設計的產品中都采用了這種設計，實踐證明，通過CPLD器件來整合看門狗電路，將能有效地保證系統正常工作，同時減小單獨放置看門狗器件帶來的設計風險和額外的費用。
評論