集成UART核心的FPGA異步串行實現

　　這樣就可以得到以下信息：在移位時鐘的上升沿檢測到txdone和writerdy都為高電平時，進入LOAD狀態即將THR的數據LOAD到TSR，在下一個時鐘就進入移位狀態。在移位中同時進行校驗位的運算，在需要送出校驗位的時候將運算好的校驗位送出，txdone=1的時候將高電平送出，其它時候移位輸出。

　　最后還有一個小程序，那就是寫出writerdy的狀態，很明顯沒數據寫入時為高，而當txdone為低時為低，注意這里也必須同時同步。圖二給出了一個奇效驗8bit數據的發送時序圖。

　　三、 接受部分

　　對于接收同樣存在9、10、11位三種串行數據長度的問題，必須根據所設置的情況而將數據完整地取下來。接收還有一個特別的情況，那就是它的移位的時鐘不是一直存在的，這個時鐘必須在接受到起始位的中間開始產生，到停止位的中間結束。接受到停止位后，必須給出中斷，并提供相應的校驗出錯、FRAME錯以及溢出等狀態。

　　這樣需引入hunt和idle兩個信號，其中hunt為高表示捕捉到起始位，idle為高表示不在移位狀態，利用這兩個信號就可以生成接收所需要的移位時鐘。

　　下面還有一個小程序，就是如何將接收的狀態和標志表示出來。溢出標志很簡單，那就是在idle從低變高，也就是說在接收到一個完整的串行序列后，去判一下當前的中斷是否有效？（高有效，數據沒有被讀走）如果為高那么溢出，否則沒有。在移位的時候，同時對接收的數據進行校驗，這樣就可以判斷接收的數據是否有錯，在接收完成時判一下當前的RX是否為高電平就可以知道FRAME是否有錯，圖三是一個8bit奇校驗的接收時序圖（假定接收正確，所以沒有給出校驗、溢出、幀出錯信號）。

　　總結：我在用FPGA做一個設計的時候，由于還有資源而且正好用到UART，所以就根據對UART的認識進行了設計，全部用VHDL進行描述，用SPEEDWAVE進行語言級的仿真，用XILINX的F2.1進行頂層仿真，最后和PC的仿真終端進行聯機，功能一切正常，整個UART所需要的觸發器為80個左右，一般的PLD都可以完成。