基于FPGA的高速數據采集控制模塊設計
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FPGA收到的10位并行數據，經過10B／8B解碼、數據判斷、幀提取后得到12 MHz速率的數據幀。根據系統通信協議，取出數據幀的一部分緩存入雙口RAM作為采集數據的幀頭。數據幀第2個Byte的第3位確定采樣頻率，當其為1時采樣頻率為20 MHz，當其為0時采樣頻率為2MHz。FP GA接收到上位機發送的采樣導前信號后將幀頭以60 MHz速率緩存，當采樣時間長度信號到來后按照所需的采樣頻率開始進行采樣，同樣以60 MHz速率緩存。然后將幀頭和采集數據經過組幀、8B／10B編碼后發送出去。本文引用地址：http://www.104case.com/article/190186.htm
圖4為經光纖收到的數據在解碼后的處理結果。其中clk12為12 MHz的時鐘；dina為解碼后的數據幀；st與數據幀的第1個Byte對齊，方便后續編程工作的進行。由于數據幀的第2個Byte AE的第3位為1，所以采樣頻率為20 MHz。
圖5為采樣數據處理結果。其中es為采樣時間長度信號；clk為40 MHz的時鐘；d為40 MHz采樣數據；clk60為60 MHz時鐘；dz為d經20 MHz采樣，轉換為3個Byte后的數據。例如示例中d為A6F56E，287E11，E9AA14，41F19C，CF9D0D，448E4F等，dz取其中的隔項，如：A6F56E，E9AA14，CF、9DOD等，將每項轉換為3 Byte，如A6，F5，6E，E9，AA，14，CF，9D，0D等。
4 結束語
文中所設計的高速數據采集控制模塊以FPGA為核心，配以信號調理、模數轉換、光收發模塊等電路，實現了高速數據采集和光纖傳輸。該模塊具有精度高，處理速度快，實時性好等特點，已經成功應用于某項目中，經試驗驗證，完全滿足系統對信號采集和處理的實際要求。
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