采用FPGA的光電抗干擾電路方案設計

3 抗“蚊蟲”干擾電路

當PULSE_OUT1有一個正跳變時，計數器開始計數，若計數器計滿則計數器cout端將有一個正跳變，經反相后加在觸發器D4的Q輸入端。在PULSE_OUT1的下降沿到來時，觸發器D4的輸出端仍輸出低電平信號，輸出信號PULSE_OUT2為低，即若PULSE_OUT1的脈沖寬度不小于計數器計時寬度時，PULSE_OUT2端將輸出低電平信號；若計數器未計滿則cout 端將不會有上升沿，觸發器D4的Q輸入端為高，在PULSE_OUT1的下降沿使觸發器D4的輸出端為高時，輸出信號PULSE_OUT2為高。在PULSE_OUT1上升沿到來時，觸發器D6的輸出端輸出為高經反相器后將觸發器D4和D6同時清零，等待下一信號的到來。

4 脈寬設定電路

為了保證彈丸穿過光幕產生的脈沖信號能夠非常適合后續處理電路的需要，在設計中將彈丸穿過光幕產生的脈沖信號均變為脈寬為50μs的脈沖信號再輸出給后續電路。

當PULSE_OUT2有一個正跳變時，觸發器D7的輸出端輸出高電平，并啟動計數器。當計數器計滿時，計數器cout出現上升沿，觸發器D8的輸出端輸出高電平，此高電平信號將計數器清零，同時經反相器反相后接到觸發器D7和D8清零端，將觸發器D7和D8清零。

整個電路的作用就是，當PULSE_IN上跳沿到來后，先經過抗沖擊波電路，若信號脈寬大于10μs，則啟動抗蚊蟲干擾電路；若信號脈寬大于150μs，輸出PULSE_OUT為低電平信號；若脈寬小于150μs，則經過脈寬設定電路變成寬度為50μs的信號輸出。

通過分析可知應用FPGA器件所設計的抗干擾電路具有可靈活調節信號的脈寬修改方便、對輸入信號的脈寬適應能力強可調節范圍大、輸出的脈沖寬度和幅值穩定準確的特點。

圖3 抗蚊蟲干擾電路

圖4 抗蚊蟲干擾電路仿真波形

圖5 脈寬設定電路

結語

為了在測試彈丸射擊密集度時消除沖擊波和蚊蟲干擾，利用FPGA器件來設計抗干擾電路，本電路簡單可靠，能有效地消除干擾脈沖，從而保證了數據的準確性和可靠性。

圖6 脈寬設定電路仿真波形圖

圖7 整體電路仿真波形圖