電子工程師經驗：FPGA設計風格須知

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a c; d1 = a c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的風格 良好的風格

　　此例的糟糕風格代碼中，仿真模型中過程快只對數據a、c敏感，而忽略了b，但在綜合模型中綜合結果是對a、b、c都敏感的，兩者的差異會導致仿真結果與綜合結果有可能不一致。分析如下:

　　當數據c與a、b同步(有固定的相位差)，且c的變化頻率平穩且大于或等于a、b時則仿真結果與綜合結果是一致的，否則，就會造成仿真結果的錯誤，誤導我們對設計做出錯誤的判斷

　　8、 代碼中避免使用*、/等復雜的數學運算，在運算雙目中數據較大時，速度就會很慢，導致關鍵路徑，因而一般采用定制內核方式，實現上述的復雜運算。

　　9、 一個過程塊中只包括相關信號的操作，如示例代碼(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 = test0; test1 = test0;

　　test3 = test2; end

　　end always @ ()

　　begin

　　//...

　　test3 = test2;

　　end

　　糟糕的風格 良好的風格

　　10、 在FPAG中，所有時鐘，以及高負載信號應約束到全局時鐘管腳

　　11、 在FPAG中，禁止使用門控時鐘(示例代碼16)、行波時鐘

　　assign clk50m_ctl = clk_50m_en clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl = clk_50m_en clk50m;

　　end

　　示例代碼16 門控時鐘

　　12、 在FPGA中如果需要對時鐘分頻，必須采用 FPGA自帶PLL(Altera)/DLL(Xilinx)進行分頻

　　13、 禁止在例化時的端口連接上使用組合邏輯

　　14、 所有pin腳輸入數據必須經過一級寄存，濾除毛刺，確保數據的穩定性以及保證建立時間(Tst)

　　15、 所有pin腳輸出數據必須經過一級寄存，確保下游器件的數據保持時間Th頂層只允許存在例化，不允許有功能代碼

五.強烈建議

　　1、 聲明多位的變量(寄存器)時，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時，寄存器的位數由高到低，維數由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過7層，case語句要有保護語句default

　　4、 在verilog語法中， if...else if ... else 語句是有優先級的，一般說來第一個if的優先級最高，最后一個else的優先級最低。如果描述一個編碼器，在XILINX的XST綜合參數就有一個關于優先級編碼器硬件原語句的選項Priority Encoder Extraction.而case語句是平行的結構，所有的case的條件和執行都沒有“優先級”。而建立優先級結構會消耗大量的組合邏輯，所以如果能夠使用case語句的地方，盡量使用case替換if...else結構。

　　5、 在無明確要生成鎖存器時，要寫完整的選擇分支，避免產生鎖存器

　　6、 采用2段式或3段式FSM做設計，盡量避免采用1段式

　　7、 建議模塊所有輸入信號經過一級寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫得過長

　　在例化時(即不同模塊的端口綁定)，盡量使用名字關聯，不要使用位置聯。這樣有利于調試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無路徑的“include”命令行; HDL應當與環境無關，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風格 示例代碼15良好的風格

　　2、 在不同的層級上使用統一的信號名;容易跟蹤信號，網表調試也容易

　　3、在頂層文件模塊中，在開始的時間標度命令中寫 “timescale 1ns/10ps”; 子模塊就不要寫了。便于統一修改。綜合時，也容易注釋掉。

【編輯總結】：好了，說到這里，想必大家對我們的FPGA設計風格和必知事項已經有了一定的了解了。學以致用，那么接下來的話，就要將這些規則應用到我們的實踐之中。希望感興趣的你們在看完這篇文章后，能夠自己去實踐實踐，加深印象。