基于IP核的FIR低通濾波器的設計與實現
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圖4 濾波前后頻譜圖
3.結果分析
圖5 FIR低通濾波器RTL仿真波形
仿真通過以后，再運行Signal Compiler 將此模型轉換成RTL 寄存器傳輸級的VHDL 硬件描述語言。再用Modelsim 軟件進行寄存器傳輸級仿真。仿真結果如圖5 所示。本文引用地址：http://www.104case.com/article/189776.htm
可以看出，經過對轉換后的VHDL 語言進行時序仿真，濾波效果良好，進一步驗證了模型的正確性。在此基礎上，調用QuartusII 軟件進行邏輯綜合與適配，最終在Cyclone II 系列EP2C35F672C8 芯片上獲得了最高響應速度為151.88MHz 的高速FIR 低通濾波器。資源使用情況：邏輯單元1347 /33216（4%），全部組合邏輯872/33216（3%），專業邏輯寄存器1231/33216（4%），引腳29 /475（6%），總存儲位41160/483840（9%）。
4.結論
FIR 濾波器的設計與FPGA 高速實現一直是信號處理領域研究的熱點，本文利用FIR 有限沖擊響應濾波器IP 核，設計了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了仿真模型并進行了仿真。最終在EP2C35F672C8 型號FPGA 上得到了最高響應頻率為151.88MHz 的高速FIR 低通濾波器。設計效率和濾波器性能得到了極大的提高。
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