基于FPGA和ARM9的片上網絡系統硬件平臺

2.2 阻抗匹配設計與仿真

輸出緩沖的源端內阻、高速系統中傳輸線的特征阻抗以及輸入緩沖的輸入電阻間的差距帶來了信號傳輸過程中的反射。當輸出門的信號在傳輸介質上往返時間大于信號最小邊沿時間時，電路需采取端接來實現阻抗匹配，端接可采用末端并接電阻或源端串接電阻等方式。

末端端接將電阻放置于接收器端一側，驅動波形沿傳輸線以滿幅度傳播，到達末端時由端接電阻吸收，接收電壓等于傳輸電壓。末端端接具有上升時間快的優點，但對輸出門的驅動電流有一定的要求，這也帶來了較大的功率消耗。

源端端接采取控制輸出端的反射系數的方法。通過在源端串接一個電阻，使得串接電阻加上源端緩沖器的內阻接近傳輸線的特征阻抗。Cyclone IV系列產品均設計了OCT功能，可以選擇使用片內串接電阻。使用SigXplorer軟件首先提取PCB上AD9765數據線的傳輸線模型，然后與Altera提供的TTL 2.5 V串接50 ?贅電阻的IBIS模型進行125 MHz信號的反射仿真，仿真結果如圖3所示。源端信號波形的幅度由于端接電阻的分壓，在傳輸介質上的初始信號幅度降至滿幅度信號的1/2，這1/2幅度的信號大約經過1 ns后到達末端。由于末端數字電路輸入阻抗非常大，反射系數接近+1，從而得到1/2幅度的反射信號,與原1/2幅度信號疊加后在末端得到完整幅度的信號。反射信號再經過1 ns延遲后回到源端，被源端端接衰減，此類端接具有靜態功率小等優點。

同時對未串接50 ?贅電阻的TTL 2.5 V 模型進行了仿真，其它仿真參數均不變的情況下，發現電路末端信號具有明顯過沖現象，如圖4所示。因而Cyclone IV的OCT技術是簡化高速線路PCB板設計、提高信號完整性最簡便實用的途徑。實驗表明，測量結果與仿真波形接近，AD9765在最高理論速度125 MHz下工作穩定。

2.3 串擾仿真

互感、互容使得相鄰傳輸線間信號相互耦合從而形成串擾，傳輸線的間距是其中最關鍵的因素。本系統中大多數走線間距為15 mils，無需擔心串擾問題，而BGA的扇出采用的是5 mils的間距, 并且存在許多長度在1 000 mils以上的平行線，串擾的仿真與降低串擾的影響成為設計過程中不可缺少的一個環節。采用SigXplorer對相鄰BGA扇出微帶線的模型進行了仿真,結果如圖5所示。干擾源是125 MHz的時鐘信號，被干擾線路為相距干擾線路5 mils的弱下拉平行微帶線。可見在被擾線路的源端和末端產生了接近200 mV的串擾，屬于電路正常工作可以接受的范圍。

設計了基于FPGA的NoC系統硬件平臺，在此基礎上完成了一個小型的片上網絡系統。設計過程中充分考慮了片上網絡系統的應用特點，針對典型3×3的2D Mesh結構進行設計。實踐表明，系統達到了設計要求，可以滿足NoC系統的硬件要求，同時系統也將作為后續NoC映射、路由及測試算法的驗證與仿真平臺。

NoC仍然有著廣闊的研究空間，許多新的結構或算法將會不斷涌現，以及更復雜應用系統的驗證需求對硬件平臺會有更高的要求。本文對平臺設計中一些重要的問題進行了探討， 對于后續相關硬件平臺的開發及FPGA應用系統的設計具有一定的借鑒意義。