運用智能的調試和綜合技術隔離FPGA設計中的錯誤

通過導出模塊隔離問題

您可將故障模塊作為完全獨立的綜合項目導出，以便專門對該模塊進行調試。導出過程會產生隔離的綜合項目，其中包含所有該模塊的源文件、語言標準和編譯庫，以及所含文件的目錄路徑和路徑順序，以達到對該模塊進行單獨綜合與調試的目的。如前一節所示，出現錯誤的模塊會自動在設計數據庫中標出錯誤屬性，并在設計原理圖中突出顯示，便于對該模塊進行查找和提取。

為了導出模塊及其所有相關源文件進行隔離調試，應首先在Synplify Pro/Premier 軟件GUI 中(圖4)的設計分級視圖或RTL視圖中選擇設計模塊或實例，然后點擊右鍵并在彈出菜單中選擇“Generate Dependent File List”。

將每個分級模塊的錯誤進行修復后，您可將其再集成到設計中，既可作為RTL在整個設計環境中重新綜合(自上而下的綜合流程)，也可作為網表(自下而上的流程)進行綜合(見圖5)。

要滿足時序要求就不可避免地要用到設計分級，這可能會帶來挑戰。層級界限可能會限制性能，除非為設計的每個層級分區建立時序預算。使用RTL分區(也稱為手動鎖定編譯點)時，一些工具能自動設置時序預算。Synplify Pro/Premier 軟件還能提供自動編譯點，能創建自動分區，比方說通過多處理加速運行速度。預算功能為每個RTL分區建立接口邏輯模型(ILM)，這樣軟件就能知道如何滿足每個分區的時序目標。這樣，您可為每個編譯點指定一個約束文件，從而覆蓋手動鎖定編譯點自動時序預算。

Synopsy 近期進行的全球用戶調查發現，59% 的設計人員認為“設計規范的正確性”是最重要的設計挑戰之一。這個挑戰會造成設計延期，最壞情況下可能導致設計失敗。設計工具必須能盡早捕捉到錯誤，并就設計工作提供更高的可視化，確保設計規范得到有效驗證和修復。這些工具還必須就提出的設計修復方案提供反饋途徑。