基于AD9958多波形雷達信號源軟硬件的設計
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3．2 時序產(chǎn)生器
3．2．1 DDS參考時鐘
AD9958支持多種時鐘配置方式用以實現(xiàn)AD9958的系統(tǒng)時鐘。通過設置AD9958的CLK_MODE_SEL管腳，可將時鐘設置為晶振輸入或參考時鐘輸入，并且支持單端或差分的時鐘方式。這里將其配置為參考時鐘單端輸入模式，直接通過FPGA輸入20 MHz時鐘信號，并通過AD9958鎖相環(huán)電路倍頻產(chǎn)生AD9958系統(tǒng)時鐘400 MHz，倍頻系數(shù)通過FRl寄存器的FRl22：18>位設置。設FRl22：18>這5位換算的十進制值為M，表1給出CLK_MODE_SEL引腳、M與時鐘的關系。
3．2．2 時序控制信號
DDS的時序控制信號由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信號。FPGA接受ADSP-BF531的時序控制參數(shù)，經(jīng)過分頻產(chǎn)生相應的定時信號。即產(chǎn)生相應波形下的更新信號(IO_Updata)、PSO~PS3信號等，實現(xiàn)波形時序控制。
雷達脈沖信號產(chǎn)生的時序關系如圖2所示。根據(jù)雷達脈沖波形參數(shù)，F(xiàn)PGA產(chǎn)生同步信號及更新信號。其中，將脈沖寬度(PW)，脈沖重復周期(PRI)作為時序控制信號。本文引用地址：http://www.104case.com/article/189026.htm
根據(jù)圖2的時序關系，時序產(chǎn)生器實際上是一個可編程的計數(shù)分頻比較單元，在DDS控制處理器的控制下，產(chǎn)生所需的各種控制信號。時序產(chǎn)生器的邏輯原理如圖3所示。
時序產(chǎn)生器中的可編程PRI計數(shù)器，根據(jù)控制器預置的PRI值，產(chǎn)生PRI周期控制信號。同時該計數(shù)器的值與可編程比較器的值進行相同比較，比較器輸出用于產(chǎn)生ioupdata脈沖。在相位編碼模式下，利用子碼產(chǎn)生器產(chǎn)生相位選擇
(p_contr01)脈沖；在線性調頻模式下，利用方向控制器產(chǎn)生(1pm_contro1)控制線性調頻方向。時序產(chǎn)生器產(chǎn)生幀同步信號、視頻脈沖信號和IO_Updata脈沖，用于控制DDS產(chǎn)生時序的中頻脈沖信號。
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