10bit 60MsPs 15mW流水線ADC的設計
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本設計采用4級2．5 bit加一個2 bit Flash的ADC結構。由于運放共享技術的引入，運放的數量從原來的4個減少到了2個，因而大大減小了功耗，優化了設計。其運放共享技術原理圖如圖3所示，與傳統流水線ADC相比，它只是添加了開關ISO1租ISO2來對運放的輸入進行切換。但開關ISO1和ISO2的引入又會引發其他問題，如ISO1和ISO2的開關電阻會加大信號通路的阻值，同時，這些電阻和寄生電容的結合會產生一個零點，而這會引起閉環電路的過沖和震蕩。所以，必須對這些開關進行優化，以減小過沖并避免震蕩。增加開關的尺寸可以減小開關的阻值，但是又會增加寄生電容，減小反饋系數，降低閉環的帶寬，導致閉環速度降低。本文引用地址：http://www.104case.com/article/188469.htm
3 運放的具體設計
在選取運放結構時，需要對運放增益、帶寬、輸出擺幅、速度、功耗和穩定性等方面進行綜合考慮和折中。隨著工藝尺寸的不斷縮小和供電電壓的不斷降低，兩級運放比單級運放具有更高的增益和輸出范圍。但是，在速度、功耗、共模反饋，特別是穩定性方面，兩級運放也有著明顯的缺陷。本設計中的信號輸入范圍為500mVpp，這樣，折疊式運放(folded-cascode op-amp)已經足以滿足擺幅的要求。但為了達到低功耗，高速度，高直流增益以及非常良好的穩定性，本設計在第一、二級所用的運放采用折疊式增益增強結構(gain boosting)。其電路結構原理圖如圖4所示。
為了避免出現慢建立(slow settling)和不穩定，輔助運放的單位增益帶寬ωadd必須滿足：
βωμωaddωp2 (3)
式中，ωμ表示主運放的單位增益帶寬，ωp2表示主運放的次極點。
4 仿真結果
筆者在SMIC 0．13μm CMOS工藝下，對整個ADC進行了瞬態仿真。在60MHz采樣頻率下，其輸入幅度為475mV的正弦信號。那么，在輸入頻率為9MHz時。即可得到圖5所示的FFT頻譜圖。圖中，信號的有效比特數(ENOB)為9．67bit，無雜散動態范圍(SFDR)為75．2 dB。整個ADC的功耗為15 mW?？梢詽M足模擬電路高線性度和低功耗的要求。
5 結束語
本文給出了一種高性能低功耗流水線ADC設計方法，它對比較器進行了特殊處理，并去除了采樣保持電路，同時引入運放共享技術，使電路所需的運放數目比傳統流水線ADC減少了一半，從而大大降低了功耗。該ADC電路在1．2 V供電電壓下，采樣率可達60 MHz，ENOB為9．67 bit，功耗為15 mW。
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