用于Sigma-Delta調(diào)制器的低電壓跨導運算放大器
加入技術(shù)交流群
Sl、S2為兩相不重疊時鐘信號。Vout為運放的輸出電壓信號。Vcm為運放共模輸出電壓的期望值，此處為輸入信號。Vb4為共模反饋電路的調(diào)節(jié)電壓，此處連接運放VM3、VM4的柵極，Vb4與Vout在運放中構(gòu)成負反饋。Vbais為Vb4期望電壓值。在時鐘S1工作時，S2斷開，C1兩端充電，電荷量為Q1=2C1(cm／Vbais)。同時電容C2兩端電荷總量為Q2=C2(Vout+ +Vout- -2Vb4)，時鐘S2工作時，C1與C2并聯(lián)，此時電路中電容的總電荷量為：
根據(jù)電荷守恒定律可得Q1+Q2=Q3，即：
若運放實際輸出共模電壓大于理想值Vcm，則Vb4增大，Vout減小；若運放實際輸出共模電壓小于理想值，則Vb4減小，Vout增大。共模反饋電路通過改變運放的柵極電壓，利用負反饋實現(xiàn)運放共模輸出電壓的穩(wěn)定。根據(jù)式(6)可得：C1與C2分別為0．1 pF和0．4 pF。本文引用地址：http://www.104case.com/article/187866.htm
3 仿真結(jié)果與分析
基于SMIC 0．18μm PDK設計了全差分折疊式共源共柵跨導運算放大器，并完成了版圖設計，如圖4所示。
通過Spectre對該運放進行仿真分析，在工作溫度為27℃，工作電壓為1．8V，負載電容為5 pF的條件下，得到的幅頻特性曲線如圖5所示。直流增益為72dB、單位增益帶寬為91．06 MHz，相位裕度為83．4°，電路達到穩(wěn)定狀態(tài)。
表l對采用相同電路結(jié)構(gòu)的文獻，文獻和本設計進行性能比較。可見該設計具有良好的綜合性能。
4 結(jié)論
基于SIMC O．18μm CMOS混合信號工藝制程設計的用于Sigma-Delta調(diào)制器的全差分折疊式共源共柵跨導運算放大器，通過對電路參數(shù)的優(yōu)化，無需增加電路的復雜度，在1．8 V的低壓供電環(huán)境下取得良好的綜合性能，完全滿足Sigma-Delta調(diào)制器實際應用需要。
評論