基于靜態CMOS和單相能量回收電路的乘法器電路設計
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為了能用基本的與非門、或非門和異或門電路實現乘法器，上式可以通過邏輯運算變換為：
實現電路時，將靜態CMOS電路(見圖3)構成的與非門、或非門和異或門的電源用圖4所示的電源時鐘電路代替即可。其中Clk+，Clk-分別接CMOS電路中PMOS和NMOS管的D極和S極。
2.2 仿真結果
在PSpice環境下，分別仿真了用靜態CMOS電路和單相能量回收電路構成的兩位乘法器電路(見圖5和圖6)，圖中只顯示了輸出4位積的低2位P1P0，其中輸入信號A1A0，B1B0波形見圖6。其他參數如下：采用CMOS 1.2μm技術，正弦波峰峰值為2.5 V，直流電壓VDD為2.5 V，并假設乘法器的輸出端接負載電容為O.1 fF。
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